Шины ISA и EISA. Контакты шины ISA Разработка элементов интерфейсной части модуля

Шина ISA (I ndustrial S tandart A rhitecture) является фактически стандартной шиной для персональных компьютеров типа IBM PC/AT и совместимых с ними. Шина EISA , с которой ряд фирм выпускал персональные компьютеры, уступила шине PCI и в настоящее время используется редко.

Основные отличия шины ISA персонального компьютера IBM PC/AT от своей предшественницы - шины компьютера IBM PC/XT заключаются в следующем:

шина AT компьютеров позволяет использовать на внешних платах как 16-разрядные устройства ввода/вывода, так и 16-разрядную память;

цикл доступа к 16-разрядной памяти на внешней плате может быть выполнен без вставки тактов ожидания;

объем непосредственно адресуемой памяти на внешних платах может достигать 16 Мб;

внешняя плата может становиться хозяином (задатчиком) на шине и самостоятельно осуществлять доступ ко всем ресурсам как на шине, так и на материнской плате.

При описании шины целесообразно представить компьютер как состоящий из материнской платы (motherboard) и внешних плат, которые взаимодействуют между собой и ресурсами материнской платы через шину. Все пассивные устройства (не могущие стать задачиками) на шине можно разделить на две группы - память и устройства ввода/вывода (порты). Циклы доступа для каждой из групп отличаются друг от друга как по временным характеристикам, так и по вырабатываемым на шине сигналам.

Чисто условно, для удобства понимания функционирования шины ISA , будем считать, что на материнской плате компьютера существуют следующие устройства, способные быть владельцами (задатчиками) шины: центральный процессор (ЦП), контроллер прямого доступа в память (ПДП), контроллер регенерации памяти (КРП). Кроме этого, задатчиком на шине может быть и внешняя плата. При выполнении цикла доступа на шине задатчиком может быть только одно из устройств. Рассмотрим подробнее функции этих устройств на шине ISA .

Центральный процессор (ЦП) - является основным задатчиком на шине. По умолчанию именно ЦП будет считаться задатчиком на шине. Контроллер ПДП, а также контроллер регенерации памяти запрещают работу ЦП на время своей работы.

Контроллер ПДП - это устройство связано с сигналами запроса на режим ПДП и сигналами подтверждения режима ПДП. Активный сигнал запроса на ПДП будет разрешать последующий захват шины контроллером ПДП для передачи данных из памяти в порты вывода или из портов ввода в память.

Контроллер регенерации памяти - становится владельцем шины и генерирует сигналы адреса и чтения памяти для регенерации информации в микросхемах динамической памяти как на материнской памяти, так и внешних платах.

Внешняя плата - взаимодействует с остальными устройствами через разъем на шине ISA. Может становиться задатчиком на шине для доступа к памяти или устройствам ввода/вывода.

Кроме этого, на материнской плате компьютера имеется ряд устройств, которые не могут быть задатчиками на шине, но тем не менее взаимодействуют с ней. Это следующие устройства:

Часы реального времени (Таймер-счетчик) - это устройство состоит из часов реального времени для поддержки даты и времени и таймера, как правило на базе микросхемы Intel 8254A. Один из таймеров-счетчиков этой микросхемы вырабатывает импульсы с периодом 15 микросекунд для запуска контроллера регенерации памяти на регенерацию.

Кросс материнской платы - часть материнской платы, которая соединяет разъемы шины ISA для подключения внешних плат с другими ресурсами на материнской плате.

Память на материнской плате - часть или все микросхемы памяти прямого доступа (ОЗУ), используемые для хранения информации ЦП. На внешних платах также могут быть размещены микросхемы дополнительной памяти.

Контроллер прерываний - это устройство связано с линиями запросов прерываний на шине. Прерывания требуют дальнейшего обслуживания ЦП.

Устройства ввода/вывода - часть или все устройства ввода/вывода (такие как параллельные или последовательные порты) могут размещаться как на материнской плате, так и на внешних платах.

Перестановщик байтов данных - это устройство позволяет обмениваться данными между собой 16-разрядными и 8-разрядными устройствами.

Архитектура персонального компьютера IBM PC/AT с точки зрения использования шины ISA показана на рисунке.

Внешние платы, устанавливаемые в разъемы шины, могут быть 8- и/или 16-разрядными. 8-разрядная плата имеет только один интерфейсный разъем и может оперировать только с 8-разрядными данными. 8-разрядный слот также не может быть задатчиком на шине. 16-разрядная плата обязательно имеет два интерфейсных разъема - один основной, такой же как в 8-разрядных платах, и один дополнительный. Такая плата может оперировать как с 8-, так и с 16-разрядными данными и, кроме этого, она может быть задатчиком на шине. Общее число устанавливаемых в разъемы шины плат ограничивается как нагрузочной способностью шины, так и конструктивным исполнением материнской платы. Как правило, допускается устанавливать не более 8 (пять 16-разрядных и три 8-разрядных) внешних плат на шину. Такое ограничение вызвано также и относительно небольшим количеством свободных линий запросов на ПДП и запросов на прерывания, имеющихся на шине.

Центральный процессор по умолчанию является основным владельцем шины, контроллер ПДП и контроллер регенерации памяти могут стать задатчиками на шине, только предварительно запретив работу ЦП. Процесс запрещения работы ЦП состоит в выработке сигнала запроса на ПДП и приема сигнала подтверждения ПДП.

Центральный процессор может быть источником как 16-разрядных операций, так и 32-разрядных. Когда ЦП является 16-разрядным ресурсом, он может выполнять операции как с 16-, так и с 8-разрядными ресурсами на шине. При выполнении ЦП команды, оперирующей с 16-разрядными данными, если ресурс доступа 8- разрядный, то специальными аппаратными средствами на материнской плате в этом случае выполняются два цикла доступа. Если же ЦП является 32-разрядным, то аппаратно на материнской плате компьютера один 32-разрядный цикл работы ЦП с внешним ресурсом должен быть преобразован в два индивидуальных 16-разрядных цикла доступа.

Особенности для внешних плат. Если ЦП является задатчиком на шине, то внешние платы могут функционировать только в режиме памяти или устройства ввода/вывода.

Сигналы для поддержки ПДП заводятся с разъема непосредственно на контроллер ПДП, выполненный, как правило, на микросхеме Intel 8237A. Когда режим ПДП запрашивается каким-либо устройством (хотя бы один из сигналов DRQ становится активным), контроллер ПДП осуществляет захват шины у ЦП. Выдача затем соответствующего сигнала -DACK означает, что контроллер ПДП начал передачу данных. Циклы ПДП не будут выполняться на шине, если сигнал -MASTER будет разрешен с какой-либо внешней платы.

Если запрос на ПДП требуется устройству ввода/вывода, то следует учесть, что каналы 0...3 ПДП поддерживают передачу только 8-разрядных данных; все данные должны передаваться только по линиям SD<7...0> . Перестановка байтов в этом случае выполняется аппаратно на материнской плате в соответствии с сигналами SA0 и -SBHE . Такая перестановка может потребоваться, например, при передаче данных из старшего байта 16-разрядной памяти в 8-разрядный порт. Каналы ПДП 5...7 поддерживают передачу только 16-разрядных данных; все данные должны передаваться как 16-разрядные по линиям SD<15...0> . Память, участвующая в работе в режиме ПДП по этим каналам, должна быть только 16-разрядной. Перестановщик байтов на материнской плате не будет корректировать несоответствие размеров данных.

ПРИМЕЧАНИЕ: 8-разрядная память со своей стороны может передавать данные в режиме ПДП только 8-разрядным устройствам ввода/вывода; использование 8-разрядной памяти с 16-разрядными устройствами ввода/вывода не допускается.

ВНИМАНИЕ! Контроллер регенерации памяти не может захватить шину до тех пор, пока контроллер ПДП ей владеет. Это означает, что любой цикл ПДП не должен превышать 15 мкс. В противном случае может произойти потеря информации в микросхемах динамической памяти.

ОСОБЕННОСТИ ДЛЯ ВНЕШНИХ ПЛАТ

Сигналы запроса и подтверждения режима ПДП заведены на все внешние платы и эти сигналы вырабатываются обычными ТТЛ выходами, поэтому все внешние платы должны использовать и анализировать различные каналы ПДП. В противном случае возможен конфликт внешних слотов между собой или с устройствами на материнской плате.

Внешние слоты могут быть или памятью прямого доступа или устройством ввода/вывода, когда они взаимодействуют с контроллером ПДП.

Внешние платы могут функционировать в 5 различных режимах: задатчика шины, памяти и устройств ввода/вывода прямого доступа, памяти и устройств ввода/вывода, регенерации памяти или сброса. Платы могут поддерживать любую комбинацию из первых четырех режимов; сигналу сброса должны подчиниться все платы одновременно.

Только 16-разрядные платы с двумя интерфейсными разъемами могут становиться задатчиками на шине . Для захвата шины внешняя плата должна разрешить сигнал -DRQ и, получив сигнал -DACK от контроллера ПДП, разрешить сигнал -MASTER . На этом процедура захвата шины заканчивается.

Внешняя плата, захватив шину, может выполнять любые циклы доступа, так же как центральный процессор. Единственное ограничение - невозможность выполнять циклы ПДП, так как все интерфейсные сигналы, управляющие работой контроллера ПДП, заведены на материнскую плату и не могут быть использованы контроллером ПДП, находящимся на внешней плате. Когда внешняя плата является задатчиком на шине, контроллер ПДП запрещает сигнал AEN и это позволяет устройствам ввода/вывода нормально дешифрировать адрес и быть доступными для внешней платы. При запрещенном сигнале AEN циклы передачи ПДП невозможны (подробнее в разделе описания сигнала AEN , в гл. 3). Кроме этого, циклы ПДП не могут быть выполнены на шине также и потому, что у контроллера ПДП канал, через который был осуществлен захват шины, занят, а другие каналы контроллера ПДП не могут быть использованы до освобождения ранее занятого, т.е. до освобождения шины захватившей ее внешней платой.

ПРИМЕЧАНИЕ: Программное обеспечение, поддерживающее работу внешней платы в качестве задатчика шины, должно обеспечивать использование каналов ПДП только в режиме каскадирования. В противном случае внешняя плата не сможет осуществить захват шины.

ПРИМЕЧАНИЕ: Внешняя плата начинает любой цикл доступа как 16-разрядная, однако если сигнал -MEM CS16 или -I/O CS16 не будет разрешен, цикл будет завершен как 8-разрядный. При этом перестановщик байтов на материнской плате будет определять, по каким линиям данных (SD<15...8> или SD<8...0> ) передается байт информации, исходя из анализа сигналов -SBHE и SA0 .

ВНИМАНИЕ! Захватившая шину внешняя плата обязана не реже, чем через 15 мкс, вырабатывать сигнал -REFRESH для запроса контроллеру регенерации на регенерацию памяти. Контроллер регенерации при выполнении цикла регенерации памяти вырабатывает сигналы адреса, команд и анализирует сигнал I/O CH RDY , но внешняя плата, выработавшая сигнал -REFRESH , по завершении цикла регенерации снимает этот сигнал и продолжает оставаться задатчиком на шине. При необходимости выполнить несколько циклов регенерации сигнал -REFRESH может быть удержан внешней платой на все время требуемого количества циклов регенерации.

Контроллер регенерации памяти не может захватить шину сам до тех пор, пока контроллер ПДП (а именно через него внешняя плата становится задатчиком на шине) не освободит ее на время регенерации по сигналу -REFRESH.

Внешняя плата может работать в режиме ПДП только в том случае, если контроллер ПДП является задатчиком на шине. В режиме прямого доступа к памяти данные всегда передаются между устройством ввода/вывода и памятью на внешней плате. В режиме прямого доступа к устройству ввода/вывода данные передаются между памятью и устройством ввода/вывода на внешней плате. Внешняя плата, отвечающая на шине как 8- или 16-разрядное устройство, должна соответственно использовать 8- или 16- разрядные каналы контроллера ПДП. В табл. 2.2 показано состояние сигналов на шине для режима ПДП.

ВНИМАНИЕ! Следует специально обратить внимание на некоторые особенности при выполнении циклов передачи данных между 8-разрядными устройствами ввода/вывода и 16-разрядной памятью на внешней плате. Во-первых, внешняя плата должна анализировать сигналы -SBHE и SA0 для правильного определения передаваемых данных.

Во-вторых, при записи в УВВ из памяти на внешней плате перестановщик байтов на материнской плате будет определять, по какой половине шины данных (SD<15...8> или SD<7...0> ) следует направить байт; внешняя плата после анализа -SBHE и SA0 должна определить, по какой половине шины данных ей направить байт данных. В-третьих, при чтении УВВ в память на внешней плате перестановшик байтов направляет в память байт данных также либо по старшей половине шины данных SD<15...8> , либо по младшей половине SD<7...0> . Внешняя плата по сигналам -SBHE и SA0 должна определять, когда следует переводить в третье состояние свои выходы по младшей половине шины данных SD<7...0> во избежание столкновений на шине.

Внешняя плата может как 16-разрядная память обмениваться в режиме ПДП как с 8-ми разрядными устройствами ввода/вывода, так и с 16-разрядными. Но, если внешняя плата является 8-разрядной памятью, то в режиме ПДП она может обмениваться данными только с 8-разрядными устройствами ввода/вывода. Другая особенность относится к тому случаю, когда контроллер ПДП выполняет запись данных в 8- разрядное устройство вывода на внешней плате из 16-разрядной памяти. Если такая внешняя плата установлена в 16-разрядный слот и может работать в 16-разрядном режиме, она должна для такого случая поддерживать старшую половину шины данных SD<15...8> в третьем состоянии во избежание столкновения сигналов на шине.

ВНИМАНИЕ! Когда контроллер ПДП является задатчиком на шине, он игнорирует сигнал -0WS, поэтому если внешняя плата используется как 16-разрядная память и обмен с ней выполняется контроллером ПДП, применение быстрых микросхем памяти в такой плате лишено смысла.

Обычный доступ к внешней плате как к памяти или устройству ввода/вывода . Внешняя плата становится обычным ресурсом памяти или ввода/вывода, если задатчиком на шине является центральный процессор или другая внешняя плата.

ВНИМАНИЕ! Существуют особенности такого использования внешней платы, если она устанавливается в слот, а участвует в обмене данными как 8-разрядная память или УВВ в течении всего цикла доступа. При чтении данных в такую внешнюю плату перестановщик байтов будет переставлять данные между шинами SD<15...8> или SD<7...0> для правильного приема данных внешней платой. Внешняя плата при этом должна поддерживать свои выходы SD<15...8> в третьем состоянии, так как иначе неизбежно столкновение сигналов на шине данных.

ВНИМАНИЕ! Когда некоторые внешние платы становятся задатчиками на шине, они могут игнорировать сигнал I/O CH RDY или -0WS и выполнять цикл доступа как цикл обращения к 8- или 16-разрядной памяти. Но любые внешние платы обязаны возвращать задатчику на шине ISA эти сигналы при необходимости, так как если центральный процессор является задатчиком на шине, то он использует эти сигналы для определения продолжительности цикла доступа.

Все внешние платы оказываются в режиме сброса при разрешенном сигнале RESET DRV ; иначе этот режим невозможен. Все выходы с тремя состояниями на плате должны быть в третьем состоянии и все выходы с открытым коллектором должны быть в состоянии логической единицы на время не менее 500 нс после разрешения сигнала RESET DRV . Все внешние платы должны завершить свою инициализацию за время не более 1 мс после разрешения сигнала RESET DRV и быть готовыми к выполнению циклов доступа на шине. Любые операции на шине возможны только после запрещения сигнала RESET DRV .

Контроллер регенерации памяти выполняет циклы чтения памяти по специальным адресам на материнской плате и внешних платах для регенерации информации в микросхемах динамической памяти. Каждые 15 мкс контроллер пытается овладеть шиной для запуска цикла регенерации. Если в этот момент задатчиком на шине является центральный процессор, то он освобождает шину для контроллера регенерации. Если в этот момент шина захвачена внешней платой, то контроллер регенерации выполнит цикл регенерации только при выработке внешней платой сигнала -REFRESH . Если в этот момент задатчиком на шине являлся контроллер ПДП, то до освобождения им шины цикл регенерации не может быть выполнен.

Когда выполняется цикл регенерации, контроллер регенерации вырабатывает сигналы адреса SA<7...0> с одним из 256 возможных адресов регенерации. Другие адресные линии неопределены и могут находиться в третьем состоянии. Этот цикл может выполняться с задержкой по сигналу I/O CH RDY с разрешенными сигналами -SMEMR и -MEMR .

ВНИМАНИЕ! Циклы регенерации должны выполняться каждые 15 мкс для перебора всех 256 адресов за 4 мс. Если это условие не выполняется, данные, хранящиеся в динамической памяти, могут быть утеряны.

В данной главе рассматриваются характеристики шины, не зависящие от типа устройства, захватившего шину.

Максимальное адресное пространство при обращении к памяти, поддерживаемое шиной ISA , 16 Мб (24 линии адреса), но не все слоты поддерживают полностью это адресное пространство. Когда задатчик на шине осуществляет доступ к памяти на материнской плате или к памяти, установленной в слот, он должен разрешать сигналы -MEMR или -MEMW ; аппаратно на материнской плате дополнительно разрешаются сигналы -SMEMR и -SMEMW , если требуемый адрес находится в пределах первого мегабайта адресного пространства. К 8-разрядным слотам подведены только линии -SMEMR и -SMEMR , SD<7...0> и SA<19...0> ; поэтому внешние платы, установленные в 8-разрядные слоты, могут быть либо только 8-разрядными устройствами ввода/вывода, либо 8-ми разрядной памятью в первом мегабайте адресного пространства. Внешние платы, устанавливаемые в 8/16-разрядные слоты, принимают все командные сигналы, адреса и данные; они могут быть как 8-, так и 16-разрядными и адресное пространство памяти на них может быть любым в пределах 16 Мб. Цикл доступа к таким внешним платам завершается как 16-разрядный, если плата разрешает сигнал -I/O CS16 или -MEM CS16 .

ПРИМЕЧАНИЕ: Память на материнской плате или внешней плате считается 16- разрядным ресурсом только в том случае, если разрешается сигнал -MEM CS16 . Этот сигнал вырабатывается из сигналов адреса LA<23...17> ; поэтому 16-разрядная память может быть выбрана только блоками по 128 Кб; внутри такого блока память не может быть частично 8-разрядной, а частично 16-разрядной, так как невозможно по обращению к меньшему блоку однозначно выработать сигнал -MEM CS16 . Разрядность внутри такого блока должна быть одинаковой при обращении по любому адресу внутри 128 Кб.

ВНИМАНИЕ! Микросхемы динамической памяти требуют циклов регенерации через каждые 15 мкс. Если циклы регенерации выполняются реже, чем через 15 мкс, то данные в памяти могут быть потеряны.

ОСОБЕННОСТИ ДЛЯ ВНЕШНИХ ПЛАТ

Динамическая память на материнской плате может иметь два вида своей организации - 16- или 32-разрядная. Но разрядность памяти на материнской плате принимается во внимание только центральным процессором, для внешних плат динамическая память на материнской плате всегда только 16-разрядная. ПЗУ на материнской плате, содержащее BIOS (Base Input/Output System - Базовая Система Ввода/Вывода), также всегда 16-разрядное.

Максимально адресное пространство для устройств ввода/вывода, поддерживаемое шиной ISA составляет 64 Кб (16 адресных линий). Все слоты поддерживают 16 адресных линий. Первые 256 адресов зарезервированы для устройств, расположенных, как правило, на материнской плате - регистры контроллера ПДП, контроллера прерываний, часов реального времени, таймера-счетчика и других устройств, требующихся для AT совместимости различных компьютеров.

ОСОБЕННОСТИ ДЛЯ ВНЕШНИХ ПЛАТ

Несмотря на то, что для выбора адреса УВВ доступны все 16 сигналов адреса, традиционно для адресов УВВ в компьютерах серии IBM PC/XT/AT использовались только первые 10 разрядов адреса. Это означает, что адреса из следующих килобайтных блоков будут декодироваться также как адреса в первом килобайте адресов УВВ. Поэтому для вновь разрабатываемых внешних плат следует использовать "окна" в существующем сейчас распределении адресов стандартных УВВ для компьютеров IBM PC/AT. Для увеличения количества используемых адресов УВВ (при необходимости) можно использовать адресное пространство выбранного окна со сдвигом на 1 Кб или кратное ему значение. Очевидно, что внешняя плата в этом случае должна декодировать более чем 10 линий адреса.

Линии запроса на прерывания непосредственно заведены на контроллеры прерываний типа Intel 8259A. Контроллер прерываний будет реагировать на запрос по такой линии в случае, если сигнал на ней перейдет из низкого уровня в высокий. Шина ISA не имеет линий, подтверждающих прием запроса на прерывание, поэтому запрашивающее прерывание устройство должно само определять по реакции ЦП подтверждение приема своего запроса.

ОСОБЕННОСТИ ДЛЯ ВНЕШНИХ ПЛАТ

Линии запроса на прерывания заведены на все слоты и обрабатываются контроллером прерывания по нарастающему фронту сигнала. До установки новой внешней платы, если она использует в своей работе контроллер прерываний, следует определить, есть ли свободная линия запроса на прерывание и именно ее использовать для новой внешней платы. При не соблюдении этого условия возможно возникновение конфликтных ситуаций на шине.

Центральный процессор или внешняя плата могут выполнить как 8- так и 16-разрядные циклы доступа, причем все циклы всегда начинаются как 16-разрядные, а завершаются как 8- или 16-разрядные. Цикл доступа будет завершен как 8-разрядный, если устройство, к которому осуществляется доступ, запретит сигнал -I/O CS16 или -MEM CS16 .

Перестановщик байтов всегда находится на материнской плате. Его задача - точно согласовать размер данных, которыми обмениваются устройства. На рис. 3.1 показано место перестановщика байтов при пересылке данных между задатчиком и ресурсом, к которому осуществляется доступ. В табл. 3.1 суммируется вся информация по перестановке байтов во время циклов доступа. Перестановка байтов осуществляется с шины SD<15...0> (HIGH BYTE - старший байт) на SD<7...0> (LOW BYTE - младший байт) или наоборот. В таблице перенос байта с шины SD<15...0> на SD<7...0> обозначается как H > L, наоборот - L < H. LL означает, что байт по младшей половине шины данных не переставляется, HH - что байт по старшей половине шины не переставляется. HH/LL - и старший и младший байт передаются каждый по своей половине шины данных и не переставляются.

Таблица 3.1.

На рис. 3.2 показано место перестановщика байтов для циклов пересылки данных в режиме ПДП. В табл. 3.2 суммируется вся информация по перестановке байтов во время циклов ПДП. Перестановка байтов осуществляется с шины SD<15...0> (HIGH BYTE) на SD<7...0> (LOW BYTE) или наоборот. В таблице перенос байта с шины SD<15...0> на SD<7...0> обозначается как H > L, наоборот - L < H. LL означает, что байт по младшей половине шины данных не переставляется, HH - что байт по старшей половине шины не переставляется. HH/LL - и старший и младший байт передаются каждый по своей половине шины данных и не переставляются.

Таблица 3.2.

Введение 3

1 Анализ темы курсовой работы 4

1.1 Анализ существующих устройств и особенностей их проектирования 4

1.2 Системная шина ISA 9

1.2.1 Характеристики системной шины 9

1.2.2 Особенности проектирования модулей системной шины 19

1.3 Этапы проектирования модуля 22

1.4 Выводы к главе 1 22

2 Разработка схемы модуля 23

2.1 Общие сведения 23

2.2 Разработка обобщённой схемы модуля 24

2.3 Выбор СБИС и описание её структуры 25

Описание режимов работы СБИС КР580ВИ53 27

2.4 Выбор адресного пространства портов ввода/вывода 28

2.5 Разработка элементов интерфейсной части модуля 29

2.6 Выбор элементной базы и разработка принципиальной схемы 30

2.7 Выводы к главе 2 30

3 Разработка программных модулей 31

3.1 Разработка программного модуля инициализации 31

3.2 Выводы к главе 3 32

Заключение 33

Приложение А
(справочное) 34

Библиографический список 34

Приложение Б
(Обязательное) 35

Приложение В
(Обязательное) 36

Государственное образовательное учреждение высшего

профессионального образования

ВЯТСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ

ФАКУЛЬТЕТ АВТОМАТИКИ И ВЫЧИСЛИТЕЛЬНОЙ ТЕХНИКИ

КАФЕДРА АВТОМАТИКИ И ТЕЛЕМЕХАНИКИ

ЗАДАНИЕ НА КУРСОВОЙ ПРОЕКТ

по дисциплине «Архитектура ЭВМ»

ТЕМА: Разработка аппаратно-программных модулей системной шины Isa

Студент группы (шифр)

Исходные данные к проекту: Вариант № 15

●Выполнить тематический обзор по материалам научно-технической литературы.

●Спроектировать аппаратный модуль на базе СБИС для системной шины ISA.Программируемый генератор цифровых сигналов

●Разработать программные процедуры инициализации, управления и контроля аппаратным модулем.

Пояснительная записка:

Введение

1 Анализ темы курсовой работы Ошибка: источник перёкрестной ссылки не найден

1.1 Анализ существующих устройств и особенностей их проектирования Ошибка: источник перёкрестной ссылки не найден

1.2 Системная шина ISA 8

1.2.1 Характеристики системной шины Ошибка: источник перёкрестной ссылки не найден

1.2.2 Особенности проектирования модулей системной шины Ошибка: источник перёкрестной ссылки не найден

1.3 Этапы проектирования модуля Ошибка: источник перёкрестной ссылки не найден

1.4 Выводы к главе 1 Ошибка: источник перёкрестной ссылки не найден

2 Разработка схемы модуля Ошибка: источник перёкрестной ссылки не найден

2.1 Общие сведения Ошибка: источник перёкрестной ссылки не найден

2.2 Разработка обобщённой схемы модуля Ошибка: источник перёкрестной ссылки не найден

2.3 Выбор СБИС и описание её структуры Ошибка: источник перёкрестной ссылки не найден

2.4 Выбор адресного пространства портов ввода/вывода Ошибка: источник перёкрестной ссылки не найден

2.5 Разработка элементов интерфейсной части модуля 27

2.6 Выбор элементной базы и разработка принципиальной схемы 28

2.7 Выводы к главе 2 28

3 Разработка программных модулей 29

3.1 Разработка программного модуля инициализации 29

3.2 Выводы к главе 3 30

Заключение Ошибка: источник перёкрестной ссылки не найден

Приложение А (справочное) Библиографический список 32

Приложение Б (Обязательное) Список сокращений Ошибка: источник перёкрестной ссылки не найден

Приложение В (Обязательное) Листинг программного модуля инициализации Ошибка: источник перёкрестной ссылки не найден

График выполнения курсовой работы:

1 Теоретическая часть 25% к _______ 3 Программная часть 25% к _______

2 Расчетная часть 25% к _______ 4 Графическая часть 25% к _______

Руководитель работы _____________/_____________________/ 17.02.2010г.

(подпись) (Ф.И.О. преподавателя)

Задание принял _____________/_____________________/ 17.02.2010 г.

(подпись) (Ф.И.О. студента)

Введение

В последнее время широкое распространение получили дискретные системы управления и дискретные системы передачи информации. В основу работ таких систем положена дискретная (цифровая) обработка информации и дискретные (цифровые) сигналы, которые описываются последовательностями отсчетных значений в дискретном множестве точек.

Цифровые сигналы обладают рядом преимуществ по сравнению с аналоговыми. В отличие от аналоговых, цифровые сигналы передаются не как волны, а в двоичном виде, или в виде битов. Наличие напряжения обозначается как единица, а отсутствие - как нуль. Такое свойство цифрового формата, в котором предусматриваются только два состояния - сигнал есть и сигнала нет, - позволяет получать и воспроизводить звуки в их первозданной чистоте. С цифровыми сигналами это может быть проделано с высокой степенью надежности. Гораздо труднее точно воспроизвести волну, способную принимать самые разные формы, в отличие от бита, который может иметь только два значения - включено и выключено.

Как аналоговым, так и цифровым сигналам присуща нестабильность при передаче. Оба сигнала с увеличением дальности распространения ослабевают, затухают и подвергаются воздействию помех. Однако цифровые сигналы поддаются коррекции и восстановлению лучше, чем аналоговые. Когда цифровой сигнал, подвергающийся воздействию помехи, начинает затухать, предназначенное для его усиления устройство на линии связи, «зная», что каждый бит информации - это либо единица, либо нуль, без искажений восстанавливает сигнал. Помеха отбрасывается, а не регенерируется и усиливается, как в случае с аналоговым сигналом.

Помимо чистоты передачи аудиосигналов, цифровые сигналы обеспечивают пересылку данных с меньшим числом ошибок. В аналоговых линиях, где происходит усиление и сигнала помехи, принимающие устройства могут интерпретировать этот сигнал как бит информации. Те, кто используют модемы для обмена данными, часто получают испорченную информацию. В цифровой связи сигнал помехи отбрасывается и поэтому искажения и ошибки при передаче данных наблюдаются реже.

Данный курсовой проект посвящен разработке одного из таких модулей – программируемого генератора цифровых сигналов, то есть генератора прямоугольных импульсов. Требуемая максимальная выходная частота согласно заданию – 2МГц, количество выходов – 1.

Процесс проектирования разбит на ряд этапов. В главе 1 производится анализ темы курсовой работы, рассматриваются существующие аналоги проекируемого модуля и особенности их проектирования, приводится характеристика шины ISA. В главе 2 рассматриваются особенности проектирования модуля, выбор СБИС, адресного пространства, разрабатывается принципиальная схема. В главе 3 описывается разработка программного модуля инициализации устройства.

1 Анализ темы курсовой работы

1.1 Анализ существующих устройств и особенностей их проектирования

Цифровой сигнал – это сигнал, который может принимать только одно из двух установленных состояний. В большинстве схем принято, что появление на выходе электрической цепи напряжения в пределах от 2,4В до 5В соответствует появлению единичного сигнала (высокий уровень цифрового сигнала), если же напряжения не превышает 0,5В, то сигнал принимают равным 0 (низкий уровень цифрового сигнала).

Необходимо разработать программируемый генератор цифровых сигналов с 1 выходом, то есть фактически генератор прямоугольных импульсов.

Максимальная частота выходного сигнала – 2МГц. Под программируемостью будем пониамать возможность задания параметров сигнала. Полностью задают форму прямоугольного импульса два параметра: частота и скважность. Графически вышеперечисленные величины представлены на рис. 1.1.

Рис. 1.1 – Цифровой сигнал, его характеристики

Такой генератор может применяться:

В контрольно-измерительной системе на базе персонального компьютера.

Для формирования тактовых сигналов.

В составе промышленных установок, в которых требуется формирование различных сигналов.

Для работы в составе автоматизированных комплексов поиска подслушивающих устройств (генраторы RS/N и RS/N232).

Генератор RV131.03 предназначен для генерации временного интервала и импульсной серии с равной программируемой длительностью, а также для генерации логических сигналов, отмечающих начало и окончание установленной длительности временного интервала и для преобразования в цифровую форму исследуемых процессов.

Генерация цифровых телевизионных испытательных сигналов Г-420, TG 2000, DTG-35, Г-230, Г6-35.

Генератор можно разрабатывать как модуль, имеющий в своём составе буферное ОЗУ, куда записываются коды выборок генерируемого сигнала, задающие, в частности, его частоту и скважность. Затем даётся старт генератора. Существуют также генераторы с двумя режимами запуска:

режим разового запуска (остановка генерации после одного периода сигнала);

режим автоматического запуска (непрерывная генерация до её программной остановки.

Рассмотрим, какие сигналы и данные должны поступать на вход системы. На вход поступают код частоты, код скважности, а также два управляющих бита: разрешение /запрет генерации и разовый/автоматический пуск. Модуль должен выдавать помимо самого цифрового сигнала также сигнал «генерация идёт», необходимый для контроля и индикации.

Для задания частоты используются два подхода:

1. Адреса буферного ОЗУ перебираютя обычным двоичным счётчиком, а для изменения частоты выходного сигнала меняется частота, с которой эти адреса перебираются. В данном случае всегда опрашиваются все адреса ОЗУ, т.е. количество выборок на период выходного сигнала не изменяется при изменении частоты, а значит не изменяется и точность воспроизведения формы сигнала. Недостатки такого подхода в том, что схема хорошо работает в низких частотах выходного сигнала и то, что частота сигнала помехи, возникающей из-за квантования уровней выходного сигнала, прямо пропорциональна частоте выходного сигнала, фильтрация такой помехи сложна и требует специальных перестраиваемых фильтров.

2. Для перебора адресов буферного ОЗУ используется не счётчик, а накапливающий сумматор (рис. 1.2, рис. 1.3), состоящий из двоичного сумматора и регистра, охваченных обратной связью. При этом с каждым следующим импульсом тактового генератора к выходному коду регистра прибавляется входной управляющий код и полученная сумма снова записывается в регистр. В результате в каждом такте приращение адреса ОЗУ будет определяться входным управляющим кодом накапливающего сумматора, изменяя который мы можем именять скорость прохождения всех адресов ОЗУ, и следовательно, частоту сигнала. Недостаток такого подхода в том, что форма сигнала воспроизводится с разной точностью на разных частотах. Достоинство такого подхода в том, что частота сигнала помехи будет постоянна и отфильтровать такую помеху проще.

Рис. 1.2 - Перебор адресов ОЗУ с помощью накапливающего сумматора

Существует немало принципиально других способов построения разнообразных генераторов импульсов. Рассмотрим построение таких устройств на базе элементарных логических элементов.

1) Генератор, представленный на рисунке 1.4 (используются элементы 2И-НЕ с открытым коллектором), вырабатывает импульсы в широком диапазоне частот - от единиц герц до нескольких килогерц. Зависимость частоты f (кГц) от емкости

конденсатора С1 (пФ) выражается приближенной формулой
. Скважность импульсного напряжения практически равна 2. При снижении напряжения источника питания на 0,5 В частота генерируемых импульсов уменьшается на 20%.

Рис. 1.4 – Генератор импульсов на микросхеме К155ЛА8

2) Широкое изменение частоты генерируемых импульсов (около 50 тысяч раз) обеспечивает нижеприведённое устройство (рис. 1.5). Минимальная частота импульсов здесь около 25 Гц. Длительность импульсов регулируют резистором R 1 . Частоту следования можно определить по формуле:

Рис. 1.5 - Генератор импульсов с регулируемой длительностью

3) Длительность импульсов можно регулировать переменным резистором R 2 (скважность изменяется от 1,5 до 3), а частоту - резистором R 1 (см. рис. 1.6). Например, в генераторе с С 1 =0,1 мкф при исключении резистора R 2 только резистором R 1 частоту генерируемых импульсов можно изменять от 8 до 125 кГц. Для получения другого диапазона частот необходимо изменить емкость конденсатора С 1 .

Рис. 1.6 – Генератор импульсов с регулируемой длительностью

4) При реализации цифровых устройств различного назначения часто необходимо сформировать короткие импульсы по фронтам входного сигнала. В частности, такие импульсы используют для сброса счетчиков в качестве импульсов синхронизации при записи информации в регистры и т. д. При изменении напряжения U вх от низкого уровня до высокого этот перепад без задержки поступает на вход 13 элемента DD1.4. В то же

время на входе 12 элемента DD1.4 напряжение высокого уровня сохраняется, в течение времени распространения сигнала через элементы DD1.1-DD1.3 (около 75 нc). В результате в течение этого времени на выходе устройства сохраняется напряжение низкого уровня. Затем на входе 12 устанавливается напряжение низкого уровня, а на выходе устройства - высокого. Таким образом, формируется короткий отрицательный импульс, фронт которого совпадает с фронтом входного напряжения. Чтобы такое устройство использовать для формирования отрицательного импульса по срезу входного сигнала, его надо дополнить еще одним инвертором. Схема и временные диаграммы работы такого устройства представлены на рис. 1.7.

Рис. 1.7 – Схема и временные диаграммы формирователя коротких отрицательных импульсов по положительному/отрицательному перепаду напряжения на его входе

На рисунке 1.8 изображены схема и временная диаграмма работы формирователя импульсов по фронту и срезу входного сигнала.

Рис. 1.8 Формирователь импульсов по фронту и срезу входного сигнала

5) Задача формирования цифрового сигнала заданной частоты и скважности может быть также решена с помощью одно вибраторов (рис. 1.9). В состав серии К155 входит также микросхема К155АГ3. Временные диаграммы её работы представлены на рис. 1.10. В одном корпусе в ней содержатся два одновибратора. Варианты поключения внешних времязадающих элементов и временная диаграмма работы одновибратора изображены на рисунках. Одновибратор также запускается либо отрицательным перепадом входного сигнала на входе А при высоком уровне на входах В и R, либо положительным перепадом напряжения на входе В при низком уровне на входе А и высоком уровне на входе R. Длительность импульса t и1 определяется постоянной времени времезадающей цепи, но может быть уменьшен за счет подачи на вход R напряжения низкого уровня при t и2

Рис. 1.9 – Варианты формирователя импульсов с помощью одновибраторов

Рис. 1.10 – Временная диаграмма работы схемы К155АГ3

6) Генераторы цифровых сигналов можно также построить, используя специализированную БИС. Однако, большинство задач такого рода можно решить на стандартных элементах, не используя микроконтроллер .

1.2 Системная шина ISA

1.2.1 Характеристики системной шины

Особенности системной шины ISA

ISA (от англ. Industry Standard Architecture, ISA bus, произносится как ай-сэй) - 8-ми или 16-ти разрядная шина ввода/вывода IBM PC-совместимых компьютеров. Служит для подключения плат расширения стандарта ISA. Конструктивно выполняется в виде 62-х или 98-контактного разъёма на материнской плате.

С появлением материнских плат формата ATX шина ISA перестала широко использоваться в компьютерах, хотя встречаются ATX-платы с AGP 4x, 6 PCI и одним (или двумя) портами ISA. Но пока её ещё можно встретить в старых AT-компьютерах, а также в промышленных компьютерах.

ISA использовалась в первом компьютере IBM PC в 1981 году, а в 1984 году – в расширенном 16-разрядном варианте в компьютерах IBM PC/AT. В настоящее время шина ISA уступила своё место в персональных компьютерах шине PCI и её графическому расширению AGP. Более того, уже на смену AGP приходит достаточно перспективная шина PCI-Express. Однако в промышленных и встраиваемых высокопроизводительных компьютерах такая «древняя» шина ISA (наряду с EISA) является основной. Причины этому следующие:

высокая надёжность, широкие возможности, совместимость; эта шина работает быстрее большинства подклбчаемых к ней периферийных устройств.

наибольшее количество систем из-за невысокой цены;

огромное разнообразие приложений;

скорость передачи до 2 Мбит/c;

хорошая помехоустойчивость;

большое количество совместимого оборудования и программного обеспечения (благодаря ней компоненты различных фирм-изготовителей являются взаимозаменяемыми).

Существует два варианта шины ISA, различающиеся количеством разрядов данных: 8-разрядная версия (старая) и 16-разрядная (новая). Старая версия работала на тактовой частоте 4,77МГц в компьютерах классов PC и XT. Новая версия использовалась в компьютерах класса AT на тактовой частоте 6 и 8МГц. Позже было достигнуто соглашение о стандартной максимальной тактовой частоте 8,33МГц для обеих версий шин, что обеспечило их совместимость. В некоторых системах допускается использование шин при работе с большой частотой, но не все платы адаптеров выдерживают такую скорость. Для передачи данных по шине требуется от 2 до 8 тактов. Можно определить максимальную скорость передачи данных по шине ISA (она составляет 8Мбайт/с):

Полоса пропускания 8-разрядной шины в 2 раза меньше (4 Мбайт/с). Данные значения пропускной способности носят теоретический характер. На практике она оказывается примерно в 2 раза меньше, чем теоретическая, однако это не мешает шине ISA работать быстрее большинства подключаемых к ней периферийных устройств.

Отличительные черты шины ISA :

1. Характерное отличие ISA состоит в том, что тактовый сигнал не совпадает с тактовым сигналом процессора, поэтому и скорость обмена по ней непропорциональная тактовой частоте процессора.

2. Шина ISA относится к демультиплексированным (т.е. имеюшим раздельные шины адреса и данных) 16-разрядным системным магистралям среднего быстродействия. Обмен осуществляется 8- или 16-разрядными данными.

3. На магистрали организован раздельный доступ к памяти компьютера и к устройствам ввода/вывода (для этого имеются специальные сигналы).

4. Максимальный объём адресуемой памяти составляет 17 Мбайт (24 адресные линий).

5. Максимальное адресное пространство для устройств ввода/вывода – 64 Кбайта (16 адресных линий), хотя практически все выпускаемые платы расширения используют только 10 адресных линий (1 Кбайт).

6. Магистраль подерживает регенерацию динамической памяти, радиальные прерывания и прямой доступ к памяти.

7. Допускается захват магистрали внешними устройствами.

8. Положительная логика на шинах адреса и данных, т.е. единице соответствует высокий уровень напряжения, а нулю – низкий. 4 напряженияя питания: +5В, -5В, +12В и -12В.

9. Диапазон доступных адресов памяти ограничен областью UMA (Unified Memory Architecture - унифицированная архитектура памяти. Диапазон адресов ввода-вывода сверху ограничен количеством используемых для дешифрации бит адреса, нижняя граница ограничена областью адресов 0-FFh, зарезервированных под устройства систнемной платы. В PC была принята 10-битная адресация ввода-вывода, при которой линии адреса A устройствами игнорировались. Таким образом, диапазон адресов устройств шины ISA ограничивается областью 100h-3FFh, то есть всего 758 адресов 8-битных регистров. На некоторые области этих адресов претендуют и системные устройства. Впоследствии стали применять и 12-битную адресацию (диапазон 100h-FFFh), но при ее использовании всегда необходимо учитывать возможность присутствия на шине и старых 10-битных адаптеров, которые “отзовутся” на адрес с подходящими ему битами A во всей допустимой области четыре раза. В распоряжении абонентов шины ISA-8 может быть до 6 линий запросов прерываний IRQ (Interrupt Request), для ISA-16 их число достигает 11. Абоненты шины могут использовать до трех 8-битных каналов ПДП, а на 16-битной шине могут быть доступными еще три 16-битных канала.

Наиболее распространённое конструктивное исполнение магистрали – разъёмы (слоты), установленные на материнской плате компьютера, все одноимённые контакты которых соединены между собой, т.е. все разъёмы абсолютно равноправны. Особенностью конструктивного решения магистрали является то, что платы расширения (дочерние платы), подключаемые к её разъёмам, могут иметь самые различные размеры (длина платы ограничена снизу размером разъёма, а сверху – длиной корпуса компьютера).

8-разрядная шина ISA

Эта шина использовалась в первом IBM PC, в новых системах она практически не применяется. В разъём вставляется плата адаптера с 62 позолоченными печатными контактами. На разъём выделено 8 линий данных и 20 линий адреса, что позволяет адресовать до 1 Мб памяти. Плата адаптера для 8-разрядной шины ISA имеет следующие размеры: высота – 4,2″ (106,68 мм), длина – 13,13″ (333,3 мм), толщина – 0,5″ (12,7 мм). Назначение контактов и разъём 8-разрядной шины ISA приведены на рис. 1.11.

Рис. 1.11 - Назначение контактов и разъём 8-разрядной шины ISA

На контакт B8 должен подаваться сигнал выбора платы –CARD SLCTD. Дело в том, что в компьютерах класса XT и портативных компьютерах класса PC в 8 слот (ближайший к истоичнику питания) можно было вставлять далеко не все платы. Например, туда можно было вставить плату клавиатуры/таймера от модели 3270 PC. К данным платам для этого слота устанавливаются другие требования по синхронизации, обеспечиваемые специальным синхронизирущим сигналом.

16-разрядная шина ISA

Появилась в компьютерах PC/AT со сдвоенными разъёмами расширения. 8-разрядную плату можно вставлять в основную часть 16-разрядного разъёма. Появилось 2 особенности, благодаря которым вставить плату в разъём наоборот невозможно:

ключ – вырез в плате адаптера, который при её установке совпадает или не совпадает с выступом на разъёме.

разная длина двух частей разъёма шины.

Дополнительные контакты, появляющиеся в связи с увеличением разрядности шины, подведены к 36 контактам второй части разъёма. Один или два контакта в основной части имеют другое назначение.

В некоторых старых адаптерах часть нижней кромки, свободной от печатных контактов, выступает вниз и используется для установки элементов или разводки

проводников. После установки такого адаптера в разъём эта кромка практически касается поверхности системной платы. Если на этом участке системной платы находится продолжение разъёма шины, то вставить адаптер невозможно. Для таких плат имеется два разъёма без 16-разрядного расширения.

Обычная плата адаптера класса AT имеет следующие размеры: высота – 4,8″ (121,92 мм), длина – 13,13″ (333,3 мм), толщина – 0,5″ (12,7 мм). Назначение контактов и разъём 16-разрядной шины ISA приведены на рис. 1.12.

Рис. 1.12 - Выводы контактов 16-разрядной шины ISA

Состав и назначение линий шины ISA

Все линии шины ISA можно разбить на шесть групп:

линии обмена данными;

адресные линии;

линии управления;

линии прямого доступа к памяти;

линии обслуживания прерываний;

линии питания и вспомогательные линии.

Обозначение и назначение линий следующее.

1) AEN - Address Enable (Разрешение адреса) - используется в режиме ПДП для сообщения всем платам расширения, что производится цикл ПДП. Устанавливается и снимается параллельно с адресом.

2) BALE - Address Latch Enable Buffered (Строб буферизации адреса). Сигнал стробирования адресных разрядов. Установка высокого уровня говорит о начале цикла шины и начале выдачи на адресные линии действительного (но еще не установившегося) адреса. Падающий фронт сигнала указывает, что адрес установлен, и используется для запоминания (“защелкивания”) состояния линий SAOO...SA19 и LA17...LA23 в модулях памяти. Тип выходного каскада ТТЛ.

3) I/O CH RDY (I/O Channel Ready - готовность канала ввода вывода). Этот сигнал, обычно высокий, переводится в низкое состояние памятью или внешним устройством для продления цикла обращения. Любое медленное устройство, используя этот сигнал, должно держать его в низком состоянии до тех пор, пока оно не проведет операцию распознавания адреса и не выполнит команду чтения или записи. Цикл обмена в ответ на снятие сигнала продлевается на целое число тактов сигнала SYSCLK. Линия не должна находиться в низком уровне более чем 15 мкс и должна управляться устройством с открытым коллектором.

4) -DACК0...-DACK7. (DMA request ACKnowledge - Подтверждение запроса ПДП). Сигнал подтверждения предоставления прямого доступа. Сигнал генерируется контроллером прямого доступа к памяти. Тип выходного каскада ТТЛ.

5) DRQ0...DRQ7. (DMA ReQuest - Запрос ПДП). Сигналы запросов прямого доступа к памяти. Сигнал генерируется устройством ввода-вывода. Запрос воспринимается контроллером ПДП и при одиночных обменах сбрасывается с приходом соответствующего сигнала DACK i .

6) -I/O CH CK. (I/O Channel Check - Ошибка ввода-вывода). Сигнал вырабатывается любым исполнителем - устройством ввода-вывода или памятью для информирования задатчика об ошибке, например об ошибке по паритету в модуле памяти. Тип выходного каскада - открытый коллектор.

7) -I/O CS16. (I/O Cycle Select 16 - Выбор 16-битового цикла обмена для устройства ввода-вывода). Сигнал генерируется устройством ввода-вывода для сообщения задатчику о том, что оно может работать с 16 разрядными данными. Тип выходного каскада - открытый коллектор.

8) -IOR. (I/О Read - Чтение из устройства ввода-вывода). Стробирующий сигнал чтения данных из устройства ввода вывода. Тип выходного каскада - три состояния.

9) -IOW. (I/O Write - Запись в устройство ввода-вывода). Стробирующий сигнал, служащий для определения момента времени, когда можно начинать записывать данные, выставляемые задатчиком.

10) IRQ3...IRQ7, IRQ9...IRQ12, IRQ14, IRQ15. (Interrupt ReQuest - Запрос прерывания). Сигнал генерируется устройством запрашивающим шину для обмена. Запросы на прерывание поступают на вход контроллера прерываний, размещающегося на системной плате. Если соответствующий уровень не заблокирован, то нарастающий фронт IRQ i вызывает прерывание работы процессора и переход на программу обслуживания соответствующего запроса. Высокий уровень IRQ i должен поддерживаться до прихода в контроллер прерываний сигнала подтверждения прерывания от центрального процессора.

11) LA17..LA23. (Latchable Address - Адрес, требующий запоминания в исполнителе). Сигнал может генерироваться ЦП, контроллером ПДП, задатчиком на плате расширения. Сигналы используются для адресации быстродействующих модулей памяти на шине, обеспечивая расширение адресного пространства до 16 Мбайт. В отличие от сигналов SA0...SA19, установившиеся значения которых гарантируются в течении всего цикла шины, сигналы LA17...LA23 обеспечиваются задающим устройством только при высоком уровне сигнала BALE.

12) -MASTER. (Master - Задатчик). Сигнал формируется задатчиком на плате расширения. Низким уровнем сигнала одна из плат расширения сообщает, что управляет шиной - является задатчиком.

13) -MEM CS16. (MEMory 16-bit Chip Selekt - 16-разрядная память). Низким уровнем сигнала модуль памяти, к которому идет обращение, сообщает задатчику, о том, что может поддерживать в текущем цикле обмена16-разрядные передачи с одним состоянием ожидания.

14) -MEMR,SMEMR. (MEMory Read, System MEMory Ready - Чтение из памяти). Сигналы могут формироваться ЦП или задатчиком на плате расширения. Сигналы используются для запроса чтения данных из памяти. Обращение к адресу в зоне до 1 Мбайта идет при активных (низких) SMEMR и MEMR сигналах, выше 1 Мбайта - при неактивном (высоком) SMEMR и активном (низком) MEMR сигналах.

15) -MEMW, SMEMW. (MEMory Write, System MEMory Write - Запись в память). Сигнал формируется ЦП или задатчиком на плате расширения. Низкий уровень сигнала записи в память указывает на начало цикла записи. Обращение к адресу в зоне до 1 Мбайта идет при активных (низких)-SMEMW и -MEMW, выше 1 Мбайта - при неактивном (высоком) -SMEMW и активном (низком) -MEMW.

16) OSC. (OSCillator - Генератор тактовых импульсов). Сигнал формируется центральным процессорным устройством. Сигнал с частотой 14,31818 МГц и скважностью 50%. В общем случае не синхронизирован с тактовой частотой процессора.

17) -OWS. (0 Wait States - 0 тактов ожидания). Сигнал выставляется исполнителем для информирования задатчика о необходимости проведения цикла обмена без вставки такта ожидания, если длительность стандартного цикла велика для него. Вырабатывается после перехода сигнала BALE в низкий уровень. Должен быть синхронизирован с сигналом SYSCLK. Тип выходного каскада - открытый коллектор.

18) -REFRESH. (REFRESH - Регенерация). Сигнал формируется контроллером регенерации для информирования всех устройств, подключенных к магистрали, о выполнении регенерации динамического ОЗУ компьютера (каждые 15 мкс).

19) RESET. (Reset - Сброс). Сигнал сброса, высокий (активный) уровень которого переводит все устройства в исходное сосотояние. Сигнал формируется центральным процессором при включении или сбое питания, а также при нажатии на кнопку RESET.

20) SA0...SA19. (System Address - Системная шина адреса). Сигналы формируется ЦП, контроллером ПДП или модулем памяти. Служат для адресации устройств ввода-вывода и памяти. Их называют так же фиксируемыми адресными разрядами, поскольку они действительны в течении всего цикла обмена. Они используются для передачи 20 младших разрядов адресов памяти (всего адрес содержит 24 разряда).

21) -SBHE. (System Bus High Enable - Разрешение передачи по шине старшего байта). Сигнал определяет тип цикла передачи данных - 8 или 16 разрядный. Вырабатывается параллельно с сигналами SA0...SA19. Сигнал формируется ЦП или модулем памяти. Низкий уровень сигнала говорит о передаче старшего байта данных по линиям SD8...SD15. Вместе с сигналом SАО дает возможность определения типа цикла шины.

Таблица 1.1 – Определение типа цикла передачи данных по шине

22) SD0...SD7. (System Data - Системная шина данных, младший байт). Сигнал формируется ЦП, модулем памяти, задатчиком на плате расширения, модулем устройства ввода-вывода. Линии передачи по шине младшего байта данных. 8-разрядные устройства должны использовать только эти линии для передачи данных. Если программное обеспечение поддерживает 16 или 32 разрядные передачи по 8-разрядной шине данных, то системная плата вырабатывает два или четыре последовательных цикла передачи по этим линиям.

23) SD8...SD15. System Data (Системная шина данных, старший байт). Сигнал формируется ЦП, модулем памяти, задатчиком на плате расширения, модулем устройства ввода-вывода. Старший байт системной шины данных используется для передачи данных 16-разрядными устройствами.

24) SYSCLK (System Clock, Bus Clock - шинный тактовый сигнал). Сигнал системного тактового генератора со скважностью 2 (меандр). В большинстве компьютеров сигнал не синхронизирован частотой ЦП, и его частота равна 8 Мгц. Тип выходного каскада - три состояния.

25) TC. (Terminal Count - Счет завершен). Сигнал формируется контроллером ПДП и используется при завершении блочных передач. Сигнал сообщает о выполнении последнего цикла при передаче массива данных по каналу ПДП.

Проанализировав вышеперечисленные сигналы, можно сделать вывод о том, какие операции обмена в системной шине ISA выполняются с устройствами

ввода-вывода. В режиме программного обмена и обмена с помощью прямого доступа к памяти на магистрали ISA выполняются четыре типа операций (циклов):

1 - операция записи в память;

2 - операция чтения из памяти;

3 - операция записи в устройство ввода вывода;

4 - операция чтения из устройства ввода вывода.

Электрические характеристики шины ISA

Стандарт шины ISA определяет требования к входным и выходным токам приемников и источников сигнала каждой из плат расширения. Выходные каскады системных передатчиков сигналов УВВ должны выдавать ток низкого уровня не меньше 24 мА (это относится ко всем типам выходных каскадов), а ток высокого уровня-не меньше 3 мА (для выходов с тремя состояниями и ТТЛ).

Входные каскады системных приемников сигналов должны потреблять входной ток низкого уровня не больше 0,8 мА, а входной ток высокого уровня - не больше 0,04 мА.

Кроме этого необходимо учитывать, что максимальная длина печатного проводника от контакта магистрального разъема до вывода микросхемы не должна превышать 65 миллиметров, а максимальная емкость относительно земли по каждому контакту магистрального разъема не должна быть больше 20 пФ.

К некоторым линиям магистрали подключены нагрузочные резисторы, идущие на шину питания +5 В. К линиям -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW, -I/O CH СК подключены резисторы 4,7 кОм, к линиям -I/O CS 16, -MEM CS 16, -REFRESH, -MASTER, -OWS - 300 Ом, а к линии I/O CH RDY - 1 кОм. Кроме того, к некоторым линиям магистрали подключены последовательные резисторы: к линиям -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW и OSC - резисторы номиналом 22 Ом, а к линии SYSCLK - 27 Ом.

Таблица 1.1 - Описание сигналов шин ISA

Примечание:

В таблице используются следующие обозначения:

знак “-” (минус) перед обозначением сигнала означает, что активный уровень этого сигнала – логический ноль;

I – сигнал является входным для внешних плат;

О – сигнал является выходным для внешних плат;

I/O – сигнал является как входным, так и выходным для внешних плат;

ТРИ – выход микросхемы с тремя допустимыми состояниями на выходе;

ТТЛ – выход микросхемы транзисторно-транзисторной логики;

ОК – открытый коллекторный выход.

В таблице 1.2 приведены электрические характеристики источников сигналов шины ISA.

Таблица 1.2 - Электрические характеристики источников сигналов шины ISA

Примечания:

все токи в таблице указаны в миллиамперах. Знак “-” перед значением тока означает, что ток вытекает из внешней платы в слот шины;

линия с открытым коллекторным выходом может быть подключена к ТТЛ входу;

по линии с открытым коллекторным выходом ток Ioh (ток утечки) не должен превышать для каждого слота 0.4 миллиампера.

1.2.2 Особенности проектирования модулей системной шины

При разработке модуля необходимо в первую очередь сформулировать требования, предъявляемые к нему, проанализировать функции, которые компьютер должен выполнять с помощью данного модуля.

При проектировании необходимо информационную, электрическую и конструктивную совместимость. Конструктивная совместимость сводится к точному соблюдению всех размеров платы, разъёмов и крепёжных элементов. Информационная совместимость предполагает точное выполнение протоколов обмена и правильное использование сигналов магистрали (основные сигналы шины ISA см. выше). Электрическая совместимость подразумевает согласование уровней входных, выходных и питающих напряжений и токов.

При проектировании узлов УВВ, входящих в интерфейсную часть УВВ, необходимо учитывать временные диаграммы системной шины ISA (рисунок 1.9). Наиболее важными при проектировании УВВ являются следующие временные интервалы:

задержка между выставлением адреса и передним фронтом строба обмена (не менее 91 нс) - определяет время распознавания своего адреса проектируемым УВВ;

длительность строба обмена (не менее 176 нс);

задержка между передним фронтом сигнала -IOR и выставлением УС читаемых данных (не более 110 нс) - определяет требования к быстродействию буфера данных УВВ;

задержка между задним фронтом сигнала -IOW и снятием записываемых данных (не менее 30 нс) - определяет требования к быстродействию принимающих данные узлов УВВ.

Обобщенная структурная схема интерфейсной части УВВ, включает в себя все следующие узлы (рисунок 1.13):

входные буфера (не обязательны);

двунаправленный буфер данных (в общем случае должен быть разделен на два для каждого байта);

выходной буфер управляющих сигналов;

селектор адреса (AS);

формирователь внутренних стробов (STR);

формирователь сигнала асинхронного обмена I/O CH RDY (DK).

Для электрического согласования применяется буферирование системных сигналов с целью обеспечения требуемых входных и выходных токов (уровни напряжения на ISA - ТТЛ). Для буферирования микросхемы магистральных приемников, передатчиков, приемопередатчиков, называемые также буферами или драйверами.

Приемники магистральных сигналов должны удовлетворять двум основным требованиям: малые входные токи и высокое быстродействие (они должны успевать отрабатывать в течение отведенных им временных интервалов циклов обмена). Требованиям, предъявляемым к приемникам, удовлетворяют следующие серии микросхем: КР1533 (SN74ALS), К555 (SN74LS) и КР1554 (74АС). Величины входных токов логического нуля для них составляют соответственно 0,2 мА, 0,4 мА и 0,2 мА, а величины временных задержек не превышают соответственно 15 нс, 20 нс и 10 нс. Требования, предъявляемые к передатчикам: большой выходной ток и высокое быстродействие. Часто они должны иметь также отключаемый выход (например, для шины данных), то есть иметь выход с открытым коллектором или с тремя состояниями. Это связано с необходимостью перехода УВВ в пассивное состояние в случае отсутствия обращения к нему.Требования к приемопередатчикам включают в себя требования к приемникам и передатчикам, то есть малый входной ток, большой выходной ток, высокое быстродействие и обязательное отключение выходов. Надо отметить, что в простейшем случае (когда разрядов немного) приемопередатчики могут быть построены на микросхемах приемников и передатчиков.

Требования, предъявляемые к селекторам адреса – высокое быстродействие (селектор адреса должен иметь задержку не более чем на интервал между выставлением адреса и началом сигнала строба обмена), возможность изменения селектируемых адресов (особенно важно для устройств ввода/вывода из-за малого количества свободных адресов) и малые аппаратурные затраты.

Необходимо учитывать, что основным типом обмена по ISA является синхронный обмен, т.е. обмен в темпе задатчика без учёта быстродействия исполнителя. Однако возможен асинхронный обмен, при котором «медленный» исполнитель приостанавливает работу задатчика на время выполнения им требуемой команды. В этом случае надо устанавливать сигнал I/O CH RDY, снятие которого (установка в состояние логического нуля) говорит о неготовности исполнителя к окончанию цикла обмена.

Большое число модулей содержит в своём составе буферные ОЗУ, используемые для промежуточного хранения данных при пересыле из компьютера во внешнее устройство или наоборот. Буферные ОЗУ применяются в двух случаях: 1) при медленных внешних устройствах:

а) если необхожимо поддерживать постоянный темп выдачи (приёма) данных;

б) при передачи больших объёмов данных, чтобы освободить процессор для других задач.

2) если внешние устройства быстрые и компьютер не может обеспечить требуемой скорость приёма/выдачи информации.

При параллельном доступе к буферному ОЗУ каждой ячейке ОЗУ соответствует свой адрес в адресном пространстве компьютера (т.н. разделяемая память). Любой задатчик процессор, контроллер ПДП и т.д.) может общаться с буферным ОЗУ как с системным, используя для этого все средства, все методы адресации, команды обработки строк. В адресном пространстве памяти ISA выделяется окно, в которое проецируются адреса буферного ОЗУ

При последовательном доступе все ячейки буферного ОЗУ проецируются в один адрес в адресном пространстве компьютера, т.е. процессор при обращении по одному и тому же адресу обращается в разное время с разными ячейками буферного ОЗУ.

Основу любого модуля составляет программируемая БИС. Однако существуют другие способы построения адаптеров интерфейсов связи, например, на базе программируемых логических схем (ПЛИС) или на простейших микросхемах. Однако наилучшим решением является использование специализированных, программируемых БИС, в которых размещены все функциональные узлы модуля.

1.3 Этапы проектирования модуля

Необходимо разработать программируемый генератор цифровых сигналов с 1 выходом, то есть генератор прямоугольных импульсов. Максимальная частота выходного сигнала – 2МГц. Программируемые параметры - частота и скважность. Таким образом, выходная информация будет представлять последовательности прямоугольных импульсов, характеризуемых различной частотой и скважностью. Обмен информацией ПЭВМ и внешним устройством должен быть управляемым программной частью разрабатываемого модуля.

Исходя из общих принципов разработки электронных схем и особенностей проектирования устройств ввода/вывода для шины ISA разделим поставленную задачу на несколько этапов:

синтез обобщенной схемы аппаратного модуля;

выбор специализированной БИС;

синтез структурной схемы модуля;

выбор адресного пространства портов ввода/вывода и номеров прерываний;

синтез принципиальной схемы модуля;

разработка программной части модуля инициализации внешнего устройства;

разработка программной части модуля управления внешним устройством;

1.4 Выводы к главе 1

В данной главе, помимо системной шины ISA, были рассмотрены некоторые способы построения генераторов цифровых сигналов. Основные различия во всех вариантах, исключая аппаратные, это длительность и частота выходных сигналов. Исходя из поставленной задачи, максимальная выходная частота генератора должна быть 2МГц, но не один из рассмотренных вариантов не отвечает этому требованию. Кроме этого, в разрабатываемом модуле необходимо программное изменение параметров выходного сигнала. В приведенных схемах на характеристики сигнала можно повлиять путем изменения сопротивления или емкости, однако, програмную реализацию такого подхода очень сложно осуществить, да и кроме всего прочего в несколько раз возрастут затраты. Исходя из выше сказанного, рассмотренные варианты построения генераторов цифровых сигналов в данном проекте использовать нельзя. Выходом из данной ситуации будет применение в разрабатываемом модуле микроконтроллера, выбор которого будет произведен в следующей главе.

2 Разработка схемы модуля

2.1 Общие сведения

В компьютерах IBM PC предусмотрена возможность подключения дополнительных устройств непосредственно к системной шине. Для этого на основной плате компьютера установлены специальные розетки ("слоты"), в которые могут вставляться дополнительные платы, выполняющие функции, не предусмотренные исходной конфигурацией компьютера. В настоящее время выпускается большой ассортимент дополнительных плат, выполняющих самые разнообразные функции, в том числе и расширяющих возможности связи компьютера с внешними устройствами. При необходимости такие платы можно изготовить самостоятельно. Разработке одного типа таких плат посвящён данный курсовой проект.

Общая схема IBM-совместимой ЭВМ с точки зрения использования шины ISA (рис. 2.1) с подключённым к ней программируемым генератором цифровых сигналов:

Рис. 2.1 – Общая схема IBM-совместимой ЭВМ с точки зрения использования шины ISA

Обозначения:

ЦП – центральный процессор

КРП – контроллер регенерации памяти

КПР – контроллер прерываний

ПБ – перестановщик байт

СП – системная память

УВВ – устройство ввода/вывода

Разработываемый модуль конструктивно подключается к шине ISA следующим образом (рис. 2.2):

Рис. 2.2 – Организация объединительной шины

2.2 Разработка обобщённой схемы модуля

Модуль (рис. 2.3) содержит следующие составные части:

Интерфейсный блок для соединения с ЭВМ (c шиной ISA). Служит для связи модуля с шиной. Используется для передачи управляющих сигналов и данных между шиной и модулем. Состоит из селектора адреса и буфера данных между СБИС и шиной ISA.

ООД – оконечное оборудование данных. На него подаётся программируемый модулем цифровой сигнал.

Рис. 2.3 – Обобщённая схема модуля шины ISA

Обобщенная схема генератора цифровых сигналов (рис. 2.4) содержит следующие блоки:

селектор адреса (СА)

специализированная СБИС

двунаправленный буфер данных (БД)

Рис. 2.4 – Обобщённая схема генератора цифровых сигналов

Селектор адреса анализирует сигнал -AEN (не ведется ли на шине в это время цикл прямого доступа к памяти) и адрес, выставленный на шине адреса (SA). Если обращение идет к проектируемой плате, то СА формирует строб, разрешающий работу СБИС и двунаправленного буфера между СБИС и шиной ISA. СБИС по сигналу чтения (-IOR) или записи (-IOW) считывает или передает данные на шину данных (SD). Последовательность данных поступает на оконечное оборудование данных (ООД) в виде цифрового сигнала.

2.3 Выбор СБИС и описание её структуры

Проведя анализ справочной литературы по различным СБИС можно выделить микросхему КР580ВИ53. Эта микросхема представляет собой устройство, формирующее программно-управляемые временные задержки (таймер). Условное графическое обозначение (УГО) микросхемы приведено на рисунке 2.2, структурная схема показана на рисунке 2.3.

Рисунок 2.2 – УГО КР580ВИ53

Рисунок 2.3 – Структурная схема КР580ВИ53

Назначение выводов микросхемы приведено в таблице 2.1.

Микросхема КР580ВИ53 содержит три независимых идентичных канала: 0, 1, 2. Рассмотрим назначение основных узлов.

Схема выбора канала формирует сигналы управления каналами 0, 1, 2, внутренними и внешнимим передачами данных, приемом управляющих слов.

Буфер канала данных состоит из восьми двунаправленных формирователей, имеющих на выходе состояние «Выключено», и осуществляет сопряжение таймера с шиной данных МП. Через буфер канала осуществляется запись управляющего слова в регистры режима и параметров счета в счетчики каждого канала. Схемы каналов 0, 1, 2 идентичны и содержат регистры режима, схемы управления, схемы синхронизации и счетчики. Регистр режима предназначен только для записи информации. Он принимает и хранит кправляющее слово, код которого задает режим работы канала, определяет тип счета и последовательность загрузки данных в счетчик. Схема управления канала синхронизирует работу счетчика в соответствии с запрограммированным режимом и работу канала с работой МП.

Схема синхронизации канала формирует серию внутренних тактовых импульсов определенной длителшьности, которая зависит от внешней частоты синхронизации CLK и определяется внутренними времязадающими цепями схемы. Максимальная частота внешних сигналов синхронизации CLK не более 2.6 МГц.

Счетчик канала представляет собой 16-разрядный счетчик с предустановкой, работающий на вычитание в двоичном или двоично-десятичном коде. Максимальное число при счете равно 2 16 при работе в двоичном коде или 10 4 при работе в двоично-десятичном. Счетчики каналов независимы друг от друга и могут иметь различные режимы работы и типы счета. Запуск счета в каждом канале, его останов и продолжение осуществляется по соответствующему сигналу GATE «Разрешение канала».

Описание режимов работы СБИС КР580ВИ53

Микросхема может функционировать в одном из шести основных режимов.

В режиме 0 (прерывания терминального счета) на выходе канала формируется напряжение высокого уровня после отсчета числа, загруженного в счетчик. Сигнал GATE обеспечтвает начало счета, его прерывание (при необходимости) и продолжение счета. Перезагрузка счетчика во время счета прерывает текущий счет и возобновляет его по новой программе.

В режиме 1 (работы ждущего мультивибратора) на выходе канала фомируется отрицательный импульс длительностью
, (2.1)

где T CLK – период тактовых импульсов;

n – число, записанное в счетчик.

Запуск ждущего мультивибратора осуществляется положительным фронтом сигнала GATE. Каждый положительный фронт этого сигнала запускает текущий счет или перезапускает счетчик сначала. Перезагрузка счетчика во время счета не влияет на текущий счет.

В режиме 2 (генерации частоты) таймер выполняет функцию делителя входной частоты CLK на n. При этом длительность положительной части периода равна T CLK (n-1), а отрицательной T CLK . Перезагрузка во время счета не влияет на текущий счет.

Режим 3 (генерации меандра) аналогичен режиму 2, при этом длительность положительного и отрицательного полупериодов для четного числа n равна T CLK n/2. Для нечетного числа n длительность положительного полупериода равна T CLK n/2, а отрицательного T CLK (n-1)/2.

В режиме 4 (программного формирования одиночного строба) на выходе канала формируется импульс отрицательной полярности длительностью
после отсчета числа, загруженного в счетчик. По сигналу GATE и после перезагрузки счетчика работа канала в режиме 4 аналогична режиму 0.

В режиме 5 (аппаратного формирования одиночного строба) на выходе канала формируется импульс отрицательной полярности длительностью после отсчета числа, загруженного в счетчик.

2.4 Выбор адресного пространства портов ввода/вывода

При выборе зоны адресов проектируемого модуля необходимо учитывать распределение стандартных адресов ввода/вывода и выбирать адреса из свободных зон. В таблице 2.5 приведена карта адресов УВВ архитектуры IBM PC.

Несмотря на потенциальную возможность адресации по 16 линиям адреса, чаще всего используются только 10 младших линий SAO...SA9, так как большинство разработанных ранее плат расширения используют только их, и, следовательно, за исключением особых случаев нет смысла обрабатывать старшие разряды SA10...SA15.

Младшие адресные разряды с шины (SA0 и SA1) необходимо соединить с адресными входами СБИС (A0 и A1). Исходя из спецификации СБИС и поставленной задачи, проектируемый модуль будет занимать в адресном пространстве три адреса. Выберем адрес

372h (001101110010b)-

373h (001101110011b)-

375h (001101110101b)-

Адреса 372h и 373h служат для загрузки счетчика канала 0 и счетчика канала 1 соответственно, а адрес 375h – для занесения управляющего слова в регистр режима.

2.5 Разработка элементов интерфейсной части модуля

Самое простое решение при построении селектора адреса - использование только микросхем логических элементов. Основным достоинством такого подхода является высокое быстродействие (задержка не превышает 30 нс). Однако есть и недостатки:

Необходимость проектирования схемы заново для каждого нового адреса.

Невозможность смены адреса.

Сложность организации выбора нескольких адресов.

В задании на курсовой проект ничего не сказано по поводу выбора адресов ввода/вывода. Значит, реализуем самый простой в плане временных и материальных затрат вариант с фиксированными адресами, т.е. строим селектор адреса на логических элементах.

Функциональная схема селектора адреса представлена на рисунке 2.8.

Рис. 2.8 – Функциональная схема селектора адреса

В качестве буфера данных между СБИС и шиной данных используем микросхему К555АП6 (рис. 2.9, таблица 2.6).

Таблица 2.6 – Таблица истинности К555АП6

Рис. 2.9 – УГО микросхемы К555АП6

2.6 Выбор элементной базы и разработка принципиальной схемы

Для построений принципиальной схемы необходимо выбрать элементную базу. Анализируя справочную литературу и учитывая требования, предъявляемы к приемникам и передатчикам, выберем следующие микросхемы:

инверторы – КР1533ЛН1,

элементы «И-НЕ» - КР1533ЛА2, КР1533ЛА3,

элементы «ИЛИ-НЕ» - КР1533ЛЕ1,

счетчик – КР555ИЕ10,

буфер между СБИС и шиной – К555АП5.

Для сопряжения сигналов -IOR, SA0 и SA1 с СБИС будут применяться элементы «И» - КР1533ЛИ1.

Сигнал с выхода OUT0 нулевого канала заведен на вход синхронизации канала 1 с целью изменения скважности и частоты выходного сигнала разрабатываемого модуля. Счетчик СТ2 аппаратно делит частоту сигнала CLK на 4, таким образом обеспечивается указанная в задании максимальная частота выходного сигнала (2 МГц). Программно изменяя коэффициент счета канала 0 (N1) мы добъемся изменения частоты выходного сигнала. Изменяя коэффициент счета канала 1 (N2), обеспечим программное изменение скважности выходного сигнала. Оба канала работают в режиме 2.

Разработанная принципиальная схема приведена в ТПЖА Э3.

2.7 Выводы к главе 2

В данной главе была разработана обобщенная схема модуля, выбрана специализированная СБИС, рассмотрены ее структура и режимы работы. Были выбраны адреса ввода платы. По результатам второй главы была спроектирована принципиальная схема устройства.

По принципиальной схеме может быть выпущена плата, которая вставляется в слот шины ISA компьютера и в режиме программно-управляемого обмена генерирует цифровые сигналы заданной частоты и скважности.

3 Разработка программных модулей

3.1 Разработка программного модуля инициализации

Алгоритм программирования модулей зависит от типа используемой программируемой СБИС и режима обмена между СБИС и процессором компьютера через системную шину ISA.

Инициализация аппаратных модулей проводится в несколько этапов. На первом этапе выполняется инициализация СБИС модуля. На последующих этапах производится инициализация системы прерываний или ПДП, в зависимости от используемых режимов обмена данными между модулем и процессором системы.

В данном случае ведётся программно-управляемый обмен, т.е. инициализировать нужно только СБИС. Ещё одной особенностью является то, что нет необходимости выполнять блокирования системы прерывания в виду того, что в модуле не ведётся режим обмена по прерываниям.

Процедура инициализации СБИС заключается в программировании режима работы необходимо загрузить из микропроцессора управляющее слово CW. При этом на адресных входах А0 и А1, а также , , должны быт выставлены соответствующие сигналы. Их комбинации продублированы в таблице 3.1.

Режим работы каналов СБИС КР580ВИ53 программируется с помощью простых операций ввода/вывода (таблица 3.1)

Каждый из трех каналов СБИС программируется индивидуально путем записи в регистр режима управляющего слова, а в счетчик – запрограммированного числа байтов. Формат управляющего слова представлен в таблице 3.2.

Для инициализации СБИС необходимо сначала записать управляющее слово для канала 0 и загрузить счетчик 0, затем записать управляющее слово для канала 1 и загрузить счетчик 1. Запись управляющего слова, в отличие от загрузки счетчиков, производится по одному адресу (375h).

Таким образом, нам необходимо записать по адресу 375h управляющее слово: 00110100b, затем по адресу 372h необходимо занести в счетчик канала 0 запрограммированное число N1 (коэффициент счета). После этого снова записываем управляющее слово (01110100b) и загружаем по адресу 373h в счетчик параметр N2. Элементы программы представлены в приложении А.

3.2 Выводы к главе 3

Управляющие функции, которые выполняет модуль управления, включены в программный модуль инициализации.

В этой главе было рассмотрено программирование выбранной БИС, и была разработана программная часть модуля. Реализован программно-управляемый обмен данными с разрабатываемым устройством. Пользователь вводит значения частоты и скважности цифрового сигнала, значения которых он хочет получить на выходе устройства. Программный модуль инициализирует СБИС устройства в соответствии с введёнными значениями и схема начинает генерацию цифрового сигнала.

Заключение

В результате выполнения курсового проекта был проведён обзор существующих аналогов проектируемого устройства, были получены навыки проектирования аппаратно-программных модулей системной шины ISA.

Так же разработан программируемый генератор цифровых сигналов со следующими характеристиками:

• максимальная частота выходного сигнала 2 МГц;

  возможность программного изменения частоты и скважности;

  адреса ввода: 372h, 373h, 375h.

Также были разработаны программные модули, обеспечивающие работу платы.

В основу проектирования была положена микросхема программируемого таймера К580ВИ53, работающая в режиме генерации частоты. Для обеспечения масимальной выходной частоты 2 МГц произведено деление тактовых импульсов сигнала SYSCLK шины ISA (8 МГц) на 4. В канал 0 и канал 1 программируемого таймера загружаются 2 числа. На частоту влияют оба загруженных числа (происходит деление частоты 2 МГц на определённый коэффициент). На скважность влияет число, записанное в счётчик канала 1. Т.о., загружая в счётчики определённые значения, мы имеем возможность программно изменять форму цифрового сигнала.

Приложение А
(справочное)

Библиографический список

Цилькер Б.Я., Орлов С.А. Организация ЭВМ и систем: Учебник для вузов. – СПб.: Питер, 2004. – 686 с.: ил.

Шабалин Л.А. Разработка аппаратно программных модулей шины ISA: методические указания по выполнению курсовой работы. – ВятГУ. 2000 г. – 35 с.

Блохин С.М. Шина ISA персонального компьютера IBM PC/AT - М.: ПК "Сплайн", 1992.

Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.: Радио и связь, 1987. – 352 с.: ил. – (Массовая радиобиблиотека. Вып. 1111).

Бычков Е.А. Архитектура и интерфейсы персональных компьютеров. – М.: Центр “СКС”, 1993.

Новиков Ю.В., Калашников О.А., Гуляев С.Э. Разработка устройств сопряжения для персонального компьютера типа IBM PC -М.: Эком., 1997.

Завадский В.А. Компьютерная электроника - К.: ВЕК, 1996.

Л.А. Мальцева, Э.М. Фромберг, В.С. Ямпольский Основы цифровой техники. – М.:Радио и связь, 1986г. 128с.

Микропроцессоры и микропроцессорные комплекты интегральных микросхем: Справочник. В 2 т. / В. –Б. Б. Абрайтис, Н. Н. Аверьянов, А. И. Белоус и др.; Под ред. В. А. Шахнова. - М.: Радио и связь,1988. - Т.1. - 386 с.: ил.

Мячев А.А., Иванов В.В. Интерфейсы вычислительных систем на базе мини- и микроЭВМ /Под ред. Б.Н. Наумова. - М.: Радио и связь, 1986.

Приложение Б
(Обязательное)

Список сокращений

ЦП – центральный процессор

КПДП – контроллер прямого доступа к памяти

КРП – контроллер регенерации памяти

КПР – контроллер прерываний

ПБ – перестановщик байт

ПГЦС – программируемый генератор цифровых сигналов

СП – системная память

УВВ – устройство ввода/вывода

СА – селектор адреса

ООД – оконечное оборудование данных

БД – буфер данных

СБИС – сверхбольшие интегральные схемы

ЭВМ – электронно-вычислительная машиина

ПЭВМ – персональная электронно-вычислительная машина

ПТ – программируемый таймер

МП – микропроцессор

ПЛИС – программируемая логическая интегральная схема

ПДП – прямой доступ к памяти

ОЗУ – оперативное запоминающее устройство

УГО – условно-графическое обозначение

БИС – большая интегральная схема

ТТЛ – транзисторно-транзисторная логика

Приложение В
(Обязательное)

Листинг программы

#include //стандартная библиотека ввода/вывода

#include //там находится прототип функции outp()

#define CWT0 0x52 //CWT0 – 00110100b управляющее слово для канала 0

#define CWT1 0x116 //CWT1 – 01110100b управляющее слово для канала1

#define portc 0x375// адрес для занесение управляющего слова в регистр режима

//прототип функции инициализации

void InitPit (int N1, int N2);// частота, скважность

//Ввод требуемых параметров (N 1, N 2)

//Инициализация счетчика:

void InitPit (int N1, int N2)

{unsigned char p1,p2,t1,t2;

p1=(N1<<8)>>8;

t1=(N2<<8)>>8;

Ввода-вывода применяются три системные программы...

В этой статье мы хотим рассказать вам о некогда хорошо известной, но теперь редко использующейся технологии – технологии ISA, а также сходной с ней технологии ЕISA.

ISA представляет собой устаревший стандарт системной шины и шины ввода/вывода персональных IBM-совместимых компьютеров, использовавшийся в 1980-х-начале 1990-х гг. Аббревиатура ISA расшифровывается как Industry Standard Architecture (промышленный стандарт архитектуры). Уже самое это название свидетельствует о том, что шина в то время являлась фактическим стандартом и была принята к использованию практически всеми производителями компьютерного оборудования.

8-разрядная ISA – это одна из самых старых технологий ПК, появившаяся практически одновременно с первыми компьютерами архитектуры IBM. Её внедрение позволило пользователям подключать дополнительные устройства в её слоты расширения. Впервые шина была разработана для систем на основе процессора Intel 8088 (PC и PC/ХT) еще в 1981 г. Позже, для процессора 80286 (PC/AT), для того, чтобы в полной мере реализовать его возможности, в 1984 г. была разработана 16-разрядная ISA.

Таким образом, существуют 2 основные версии шины – 8-битная и 16-битная. Имели место также единичные попытки некоторых разработчиков ввести свои оригинальные варианты 32-разрядной, но они не получили широкого распространения.

Шина имела несколько слотов расширения, количество которых в системах XT/AT варьировалось от 3 до 8, и в которые пользователь мог вставить дополнительные устройства – платы расширения. При этом слот ISA 16-битной версии разработан таким образом, чтобы в него можно было вставить 8-битные устройства. Слот 16-разрядной шины всего лишь несколько длиннее 8-битных и имеет 98 контактов; слот 8-битной версии имеет 62 контакта.

Максимальная пропускная способность 16-разрядной шины составляет чуть более 8 МБ/c. Устройства, вставленные в слот расширения, благодаря 24-адресным линиям шины могут адресовать 16 МБ памяти. Кроме того, она поддерживает 16 аппаратных прерываний, краткое описание которых мы приводили в статье, посвященной IRQ.

В первых версиях ISA работала на одинаковой частоте с процессором. Однако в последующих реализациях из-за того, что частота процессоров значительно увеличилась, шина получила возможность работать при помощи отдельного тактового генератора.

Слоты расширения ISA: 1 - два 8-ми разрядных и 2 - три 16-разрядных

Как выглядит слот расширения ISA. Материнская плата с двумя 8-разрядными слотами и тремя 16-разрядными слотами.

Достоинства шины:

1. Сравнительная простота конструкции.
2. Надежность.
3. Широкая поддержка со стороны производителей.

Тем не менее, она имела и ряд серьезных недостатков , которые побудили отказаться от ее использования:

1. Низкая скорость.
2. Небольшая разрядность.
3. Отсутствие полноценной поддержки функций bus mastering.
4. Отсутствие автоматической конфигурации устройств. Устройства ISA конфигурировались пользователями вручную при помощи джамперов и переключателей.

EISA – улучшенная версия ISA

Эти недостатки была призвана устранить шина EISA (Extended ISA, т.е. расширенная ISA). В её разработке участвовали многие известные производители компьютерной техники, такие, как Compaq Computer, Epson, Hewlett-Packard, NEC, Zenith и некоторые другие.

Extended ISA - расширенная ISA

EISA с самого начала позиционировалась, как преемница ISA, а не как ее конкурент. Поэтому она была полностью совместима с устройствами ISA. Устройства EISA должны были вставляться в слот такой же длины, как и 16-разрядный слот ISA, но отличались наличием дополнительных коннекторов. Она поддерживала функцию bus mastering для устройства, что позволяло передавать управление шиной какой-либо плате в слоте расширения. Также поддерживалась автоматическая конфигурация устройства. Однако она была ограниченной, поскольку для этой цели пользователю предлагалась специальная программная утилита, а новейшие на то время операционные системы, такие, как Windows 95, не были в состоянии автоматически конфигурировать устройства EISA.

Теоретическая пропускная способность EISA составляла 32 МБ/c, однако на практике из-за накладных расходов транспортных протоколов она составляла около 20 МБ/с.

В конце 1980-х, во время расцвета систем, основанных на процессорах 80386 и 486, EISA казалась весьма перспективной и сумела «убрать с дороги» тогдашний альтернативный проект от IBM – шину MCA. Но время ее активного применения оказалось сравнительно недолгим. Благодаря внедрению форм-фактора ATX а также получившей популярность технологии локальных шин, шины ISA и EISA практически вышли из употребления, уступив место такой современной локальной шине, как PCI. Тем не менее, разъемы ISA и EISA еще долго можно было встретить на материнских платах, где в качестве основной шины служила PCI.

Заключение

В этой статье мы привели краткое описание шин ISA и EISA, рассказали об их истории и принципах работы. Они стали важной вехой в развитии шин ввода/вывода и оказали большое влияние на развитие таких современных шин ввода/вывода, как PCI, PCI Express и AGP. Industry Standard Architecture до сих пор используется во многих старых компьютерах, а устройства с интерфейсом ISA до сих пор применяются во многих областях.

Шина, как известно, представляет из себя, собственно, набор проводов (линий), соединяющий различные компоненты компьютера для подвода к ним питания и обмена данными. В "минимальной комплектации" шина имеет три типа линий:

• линии управления;
• линии адресации;
• линии данных.

Устройства, подключенные к шине, делятся на две основных категории - bus masters и bus slaves. Bus masters - это устройства, способные управлять работой шины, т.е инициировать запись/чтение и т.д. Bus slaves - соответственно, устройства, которые могут только отвечать на запросы. Правда, есть еще "интеллектуальные слуги" (intelligent slaves), но мы их пока для ясности замнем. Ну вот, собственно, и все, что нужно знать про шины для того, чтобы понять, о чем пойдет речь дальше.

Компания IBM в 1981 представила новую шину для использования в компьютерах серии PC/XT. Шина была крайне проста по дизайну, содержала 53 сигнальных линии и 8 линий питания и представляла собой синхронную 8-битную шину с контролем четности и двухуровневыми прерываниями (trigger-edge interrupts), при использовании которых устройства запрашивают прерывания, изменяя состояние линии соответствующего IRQ с 0 на 1 или обратно. Такая организация запросов прерываний позволяет использовать каждое прерывание только одному устройству. Кроме того, шина не поддерживала дополнительных bus masters, и единственными устройствами, управляющими шиной, были процессор и контроллер DMA на материнской плате.

Недостатки шины, вытекающие из простоты конструкции, очевидны. Поэтому для использования в компьютерах IBM-AT ("Advanced Technology") в 1984 году была представлена новая версия шины, впоследствии названной ISA. Сохраняя совместимость со старыми 8-битными платами расширения, новая версия шины обладала рядом существенных преимуществ, как то:

• добавление 8 линий данных позволило вести 16-битный обмен данными;
• добавление 4 линий адреса позволило увеличить максимальный размер адресуемой памяти до 16 МВ;
• были добавлены 5 дополнительных trigger-edged линий IRQ;
• была реализована частичная поддержка дополнительных bus masters;
• частота шины была увеличена до 8 MHz;
• пропускная способность достигла 5.3 МВ/сек.

Реализация bus mastering не была особенно удачной, поскольку, например, запрос на освобождение шины ("Bus hang-off") к текущему bus master обрабатывался несколько тактов, к тому же каждый master должен был периодически освобождать шину, чтобы дать возможность провести обновление памяти (memory refresh), или сам проводить обновление. Для обеспечения обратной совместимости с 8-битными платами большинстиво новых возможностей было реализовано путем добавления новых линий . Так как АТ был построен на основе процессора Intel 80286, который был существенно быстрее, чем 8088, пришлось добавить генератор состояний ожидания (wait-state generator). Для обхода этого генератора используется свободная линия (контакт В8 NOWS-"No Wait State") исходной 8-битной шины. При установке этой линии в 0 такты ожидания пропускаются. Использование в качестве NOWS линии исходной шины позволяло разработчикам делать как 16-битные, так и 8-битные "быстрые" платы.

Новый слот содержал 4 новых адресных линии (LA20-LA23) и копии трех младших адресных линий (LA17-LA19). Необходимость в таком дублировании возникла из-за того, что адресные линии ХТ были линиями с задержкой (latched lines), и эти задержки приводили к снижению быстродействия периферийных устройств. Использование дублирующего набора адресных линий позволяло 16-битной карте в начале цикла определить, что к ней обращаются, и послать сигнал о том, что она может осуществлять 16-битный обмен. На самом деле, это ключевой момент в обеспечении обратной совместимости. Если процессор пытается осуществить 16-битный доступ к плате, он сможет это сделать только в том случае, если получит от нее соответствующий отклик IO16. В противном случае чипсет инициирует вместо одного 16-битного цикла два 8-битных. И все бы было хорошо, но адресных линий без задержки всего 7, поэтому платы, использующие диапазон адресов меньший, чем 128Кбайт, не могли определить, находится ли переданный адрес в их диапазоне адресов, и, соответственно, послать отклик IO16. Таким образом, многие платы, в том числе платы EMS, не могли использовать 16-битный обмен. Подробнее о функционировании шины ISA можно прочитать в описании .

Несмотря на отсутствие официального стандарта и технических "изюминок" шина ISA превосходила потребности среднего пользователя образца 1984 года, а "засилье" IBM AT на рынке массовых компьютеров привело к тому, что производители плат расширения и клонов AT приняли ISA за стандарт. Такая популярность шины привела к тому, что слоты ISA до сих пор присутствуют на всех системных платах, и платы ISA до сих производятся. Правда, Microsoft в спецификации PC99 предусматривает отказ от ISA, но, как говорится, до этого нужно еще дожить.

Из состояния покоя IDLE порт может вывести запрос транзакции PCI (как от ускорителя, так и с системной стороны) или запрос AGP (только от ускорителя).
В состоянии PCI транзакция PCI выполняется целиком, от подачи адреса и команы до завершения передачи данных. В состоянии AGP ведущее устройство передает только команду и адрес для транзакции (по сигналу РIРЕ# или через порт SВА), ставящейся в очередь; несколько запросов могут следовать сразу друг за другом. В состояние DATA порт переходит, когда у него в очереди имеется необслуженная команда, готовая к исполнению. В этом состоянии происходит передача данных для команд, стоящих в очереди. Это состояние может прерываться запросами PCI (для выполнения целой транзакции) или AGP (для постановки в очередь новой команды), но прерывание возможно только на границах данных транзакций AGP. Когда порт AGP обслужит все команды, он снова переходит в состояние покоя. Все переходы происходят под управлением арбитра порта AGP, реагирующего на поступающие запросы (REQ# от ускорителя и внешние обращения от процессора или других устройств PCI) и ответы контроллера памяти.
Транзакции AGP некоторыми моментами отличаются от транзакций PCI.
* Фаза данных отделена от фазы адреса, чем и обеспечивается конвейеризация.
* Используется собственный набор команд.
* Транзакции адресуются только к системной памяти, используя то же пространство физических адресов, что и PCI. Транзакции могут иметь длину, кратную 8 байтам, и начинаться только по 8-байтной границе. Транзакции чтения иного размера должны выполняться только в режиме PCI; транзакции записи могут использовать сигналы С/ВЕ# для маскирования лишних байтов.
* Длина транзакции явно указывается в запросе.
* Конвейерные запросы не гарантируют когерентность памяти и кэша. Для операций, требующих когерентности, должны использоваться транзакции PCI.
Возможны два способа подачи команд AGP (постановки запросов в очередь), из которых в текущей конфигурации выбирается один, причем изменение способа «на ходу» не допускается.
* Запросы вводятся по шине AD и С/ВЕ с помощью сигнала PIPE# , по каждому фронту CLK ведущее устройство передает очередное двойное слово запроса вместе с кодом команды.
* Команды подаются через внеполосные (sideband) линии адреса SBA . «Внеполосность» означает, что эти сигналы используются независимо от занятости шины AD . Синхронизация подачи запросов зависит от режима (1х, 2х или 4х).
При подаче команд по шине AD во время активности сигнала РIРЕ# код команды AGP (CCCC) кодируетcя сигналами С/ВЕ , при этом на шине AD помещается начальный адрес (на AD ) и длина n (на AD ) запрашиваемого блока данных. Определены следующие команды:
* 0000 (Read) - чтение из памяти (n+1) учетверенных слов (по 8 байт) данных, начиная с указанного адреса;
* 0001 (HP Read) - чтение с высоким приоритетом;
* 0100 (Write) - запись в память;
* 0101 (HP Write) - запись с высоким приоритетом;
* 1000 (Long Read) - «длинное» чтение (n+1)х4 учетверенных слов (до 256 байт данных);
* 1001 (HP Long Read) - «длинное» чтение с высоким приоритетом;
* 1010 (Flush) - очистка, выгрузка данных всех предыдущих команд записи по адресам назначения (на порте AGP выглядит как чтение, возвращающее произвольное учетверенное слово в качестве подтверждения исполнения; адрес и длина, указанные в запросе, значения не имеют);
* 1100 (Fence) - установка «ограждений», позволяющих низкоприоритетному потоку записей не пропускать чтения;
* 1101 (Dual Address Cycle, DAC) - двухадресный цикл для 64-битной адресации: в первом такте по AD передается младшая часть адреса и длина запроса, а во втором - старшая часть адреса (по AD ) и код исполняемой команды (по С/ВЕ ).
При внеполосной подаче команд по шине SBA передаются 16-битные посылки четырех типов. Каждая посылка передается за два приема, по фронту и спаду синхросигнала. Тип посылки кодируется старшими битами:
* тип 1: 0 ААА АААА АААА ALLL - поле длины (LLL) и младшие биты адреса (А);
* тип 2: 10 CС CCRA АААА АААА - код команды (СССС) и средние биты адреса (А);
* тип 3: 110 R АААА АААА АААА - старшие биты адреса (А);
* тип 4: 1110 АААА АААА АААА - дополнительные старшие биты адреса, если требуется 64-битная адресация.
Посылка из всех единиц является пустой командой (NOP ); они посылаются в покое шины SBA . Биты «R» зарезервированы. Посылки типов 2, 3 и 4 являются «липкими» (sticky) - значения, ими определяемые, сохраняются до введения новой посылки того же типа. Постановку команды в очередь инициирует посылка типа 1, задающая длину транзакции и ее младшие адреса, - код команды и остальная часть адреса должны быть определены ранее введенными посылками типов 2-4. Такой способ очень экономно использует такты шины для подачи команд при пересылке массивов. Синхронизация данных на SBA зависит от режима порта.
* В режиме 1х каждая часть передается по фронту CLK ; начало посылки (старшая часть) определяется по получению байта, отличного от 11111111b, по последующему фронту передается младшая часть. Очередная команда может вводиться за каждую пару тактов CLK (когда код команды и старший адрес уже введены).
* В режиме 2х для SBA используется отдельный строб SB__STB , по его спаду передается старшая часть, а по последующему фронту - младшая. Частота этого строба (но не фаза) совпадает с CLK , так что очередная команда может вводиться в каждом такте CLK .
* В режиме 4х используется еще и дополнительный (инверсный) строб SB_STB# . Старшая часть фиксируется по спаду SB_STB , а младшая - по последующему спаду SB__STB# . Частота стробов в два раза выше, чем CLK , так что в каждом такте CLK может вводиться пара команд .
Конечно, полный цикл введения команд (с посылками всех четырех типов) с учетом посылки NOP оказывается больше - 10,5 и 2,5 тактов частоты CLK для режимов 1х, 2х и 4х соответственно.
В ответ на полученные команды порт AGP выполняет передачи данных , причем фаза данных AGP явно не привязана к фазе команды/адреса. Фаза данных будет вводиться портом AGP по готовности системной памяти к запрашиваемому обмену.
Передачи данных AGP выполняются, когда шина находится в состоянии DATA . Фазы данных вводит порт AGP (системная логика), исходя из порядка ранее пришедших к нему команд от ускорителя. Ускоритель узнает о назначения шины AD в последующей транзакции по сигналам ST (действительны только во время сигнала GNT# , коды 100-110 зарезервированы):
* 000 - ведущему устройству будут передаваться данные низкоприоритетного запроса чтения, ранее поставленного в очередь (или выполняется очистка);
* 001 - ведущему устройству будут передаваться данные высокоприоритетного запроса чтения;
* 010 - ведущее устройство должно будет предоставлять данные низкоприоритетного запроса записи;
* 011 - ведущее устройство должно будет предоставлять данные высокоприоритетного запроса записи;
* 111 - ведущему устройству разрешается поставить в очередь команду AGP (сигналом РIРЕ# ) или начать транзакцию PCI (сигналом FRAME# ).
Ускоритель узнает лишь тип и приоритет команды, результаты которой последуют в данной транзакции. Какую именно команду из очереди отрабатывает порт, ускоритель определяет сам, так как именно он ставил их в очередь (ему известен порядок). Никаких тегов транзакций (как, например, в системной шине процессоров Р6) в интерфейсе AGP нет. Имеется только 4 независимых очереди для каждого типа команд (чтение низкоприоритетное, чтение высокоприоритетное, запись низкоприоритетная, запись высокоприоритетная). Фазы исполнения команд разных очередей могут чередоваться произвольным образом; порт имеет право исполнять их в порядке, оптимальном с точки зрения производительности. Реальный порядок исполнения команд (чтения и записи памяти) тоже может изменяться. Однако для каждой очереди порядок выполнения всегда совпадает с порядком подачи команд (об этом знают и ускоритель, и порт).
Запросы AGP с высоким приоритетом для арбитра системной логики являются более приоритетными, чем запросы от центрального процессора и ведущих устройств шины PCI. Запросы AGP с низким приоритетом для арбитра имеют приоритет ниже, чем от процессора, но выше, чем от остальных ведущих устройств. Хотя принятый протокол никак явно не ограничивает глубину очередей, спецификация AGP формально ее ограничивает до 256 запросов. На этапе конфигурирования устройства система РnР устанавливает реальное ограничение (в конфигурационном регистре ускорителя) в соответствии с его возможностями и возможностями системной платы. Программы, работающие с ускорителем (исполняемые и локальным, и центральным процессорами), не должны допускать превышения числа необслуженных команд в очереди (у них для этого имеется вся необходимая информация).
При передаче данных AGP управляющие сигналы, заимствованные от PCI, имеют почти такое же назначение, что и в PCI. Передача данных AGP в режиме 1х очень похожа на циклы PCI, но немного упрощена процедура квитирования (поскольку это выделенный порт и обмен выполняется только с быстрым контроллером системной памяти). В режимах 2х и 4х имеется специфика стробирования.
* В режиме 1х данные (4 байта на AD ) фиксируются получателем по положительному перепаду каждого такта CLK , что обеспечивает пиковую пропускную способность 66,6 х 4 = 266 Мбайт/с.
* В режиме 2х используются стробы данных AD_STB0 и AD_STB1 для линий AD и AD соответственно. Стробы формируются источником данных, приемник фиксирует данные и по спаду, и по фронту строба. Частота стробов совпадает с частотой CLK , что и обеспечивает пиковую пропускную способность 66,6 х 2 х 4 = 533 Мбайт/с.
* В режиме 4х используются еще и дополнительные (инверсные) стробы AD_STB0# и AD_STB1# . Данные фиксируются по спадам и прямых, и инверсных стробов. Частота стробов в два раза выше, чем CLK , что и обеспечивает пиковую пропускную способность 66,6 х 2 х 2 х 4 = 1066 Мбайт/с.
Порт AGP должен отслеживать состояние готовности буферов ускорителя к посылке или получению данных транзакций, поставленных в очередь. Сигналом RBF# (Read Buffer Full) ускоритель может информировать порт о неготовности к приему данных низкоприоритетных транзакций чтения (к приему высокоприоритетных он должен быть всегда готов). Сигналом WBF# (Write Buffer Full) он информирует о неспособности принять первую порцию данных быстрой записи (Fast Write, FW).
Конфигурирование устройств с интерфейсом AGP выполняется так же, как и обычных устройств PCI, - через обращения к регистрам конфигурационного пространства (см. п. 6.2.12). При этом AGP-устройства не требуют внешней линии IDSEL - у них внутренний сигнал разрешения доступа к конфигурационным регистрам соединен с линией AD16 , так что обращение к конфигурационным регистрам AGP обеспечивается при AD16=1 .
В процессе инициализации процедура POST только распределяет системные ресурсы, но операции AGP оставляет запрещенными. Работу AGP разрешает загруженная ОС, предварительно установив требуемые параметры AGP: режим обмена, поддержку быстрой записи, адресации свыше 4Гбайт, способ подачи и допустимое число запросов. Для этого параметры устройств считываются из регистра состояния AGP, а согласованные параметры записываются в регистр команд AGP, расположенный в конфигурационном пространстве. Параметры настройки порта задаются через конфигурационные регистры чипсета системной платы (главного моста).
Регистр состояния AGP сообщает свойства порта: допустимое число запросов в очередях, поддержку внеполосной адресации, быстрой записи, адресации свыше 4Гбайт, режимы 1х, 2х, 4х. В конфигурационном пространстве устройства AGP регистр, на который указывает CAP_PTR , содержит CAP_ID=02 (биты ) и номер версии спецификации AGP (биты - старшая цифра, биты - младшая).
Регистр состояния AGP (адрес CAP_PTR+4 ) содержит следующие поля:
* биты - RQ , допустимое суммарное число запросов, находящихся в очередях: 0-1 команда, 255 - 256 команд;
* бит 9 - SBA , поддержка внеполосной подачи команд;
* биты - резерв (0);
* бит 5 - 4G , поддержка адресации памяти свыше 4 Гбайт;
* бит 4 - FW , поддержка быстрой записи;
* биты 3 - резерв (0);
* биты - RATE , поддерживаемые режимы обмена по AD и SBA : бит 0 - 1х,
* бит 1 - 2х, бит 2 - 4х.
Регистр команд AGP служит для разрешения этих свойств. Регистр команд AGP (адрес CAP_PTR+8 ) содержит следующие поля:
* биты - RQ_DEPTH , глубина очереди команд;
* биты - резерв (0);
* бит 9 - SBA_ENABLE , установка внеполосной подачи команд;
* бит 8 - AGP_ENABLE , разрешение операций AGP;
* биты - резерв (0);
* бит 5 - 4G , разрешение адресации памяти свыше 4 Гбайт (двухадресных циклов и посылок 4-го типа по SBA );
* бит 4 - FW_Enable , разрешение быстрой записи;
* биты 3 - резерв (0);
* биты - DATA_RATE , установка режима обмена: бит 0 - 1х, бит 1 - 2х, бит 2- 4х (должен быть установлен лишь один бит).
Графический адаптер с интерфейсом AGP может быть встроен в системную плату, а может располагаться и на карте расширения, установленной в слот AGP . Внешне карты с портом AGP похожи на PCI (рис. 6.13), но у них используется разъем повышенной плотности с «двухэтажным» (как у EISA) расположением ламелей. Сам разъем находится дальше от задней кромки платы, чем разъем PCI.
Порт AGP может использовать два возможных номинала питания интерфейсных схем: 3,3В и 1,5В (уровни сигналов RST# и CLK всегда равны 3,3В). Снижение напряжения питания буферных схем позволяет повысить достижимую частоту переключений. Для режимов 1х и 2х может использоваться любой из номиналов питания буферов, для режима 4х - только 1,5В. Для работы в режимах 2х и 4х приемникам требуется опорное напряжение Vref. Его номинал для 3,3В составляет 0,4xVddq, для 1,5В - 0,5xVddq. Опорное напряжение для приемников генерируется на стороне передатчиков. На контакт А66 (Vrefgc) графическое устройство подает сигнал для порта, на контакт В66 (Vrefcg) порт (чипсет) подает напряжение для устройства AGP.